吳笑峰，劉紅俠，李迪，胡仕剛，石立春

(1. 湖南科技大學(xué) 信息與電氣工程學(xué)院，湖南 湘潭，411201；2. 西安電子科技大學(xué) 微電子學(xué)院 寬禁帶半導(dǎo)體材料與器件教育部重點(diǎn)實(shí)驗(yàn)室，陜西 西安，710071)

Σ-ΔADC現(xiàn)已成為高精度ADC[1]設(shè)計的一種切實(shí)可行的解決方案。Σ-ΔADC由Σ-Δ調(diào)制器和抽取濾波器組成，Σ-ΔADC中調(diào)制器的基本原理是過采樣和噪聲整形。在Σ-ΔADC中，需要采用數(shù)字抽取濾波器對調(diào)制器的輸出數(shù)據(jù)進(jìn)行抽取，將原來的過采樣頻率降低到奈奎斯特采樣率，并同時將模擬信號轉(zhuǎn)換成數(shù)字信號。數(shù)字抽取濾波器的主要作用是移除量化噪聲，降低采樣頻率和抗混疊。本文的主要目標(biāo)是設(shè)計1個應(yīng)用于18位二階Σ-ΔDC中的數(shù)字抽取濾波器。數(shù)字抽取濾波器的性能參數(shù)如下：輸入信號采樣頻率為6.144 MHz，輸出信號采樣頻率為奈奎斯特率即48 kHz，降采樣率為128，通帶頻率為21.77 kHz，阻帶增益頻率為26.23 kHz，通帶波紋系數(shù)為±0.01 dB，阻帶增益衰減120 dB。由于數(shù)字抽取濾波器對整個Σ-ΔADC的面積和功耗有非常重要的影響[2-4]，在此，本文作者采用多級結(jié)構(gòu)[5-7]的實(shí)現(xiàn)形式，并對各級濾波器的面積和功耗進(jìn)行最大程度優(yōu)化。

1 整體結(jié)構(gòu)

多級結(jié)構(gòu)可以極大地減小濾波器的階數(shù)，因此，本文采用多級結(jié)構(gòu)(如圖1)來達(dá)到降采樣的目的。設(shè)計中，同時根據(jù)最終的設(shè)計目標(biāo)，采用一些特殊的濾波器來進(jìn)一步減小面積和功耗。

圖1 數(shù)字抽取濾波器結(jié)構(gòu)Fig.1 Structure of digital decimation filter

在設(shè)計Σ-ΔADC時，由于第1級抽取系數(shù)比較大，通帶只占輸出抽樣頻率的很小部分，因此，第1級濾波器可以采用 1種特殊的濾波器即級聯(lián)梳狀(Cascade of integrators comb, CIC)濾波器[8]。它可以大大減小第1級濾波器的階數(shù)，也使得整體設(shè)計簡化很多。雖然第1級梳狀濾波器的面積很小，但梳狀濾波器在通帶內(nèi)有衰減，這就需要在第2級補(bǔ)償帶內(nèi)衰減，因此，第2級采用CIC補(bǔ)償濾波器。CIC補(bǔ)償濾波器實(shí)際上是1個FIR濾波器，其降采樣率為2。第3級采用半帶濾波器。半帶濾波器的一半系數(shù)為 0，另外一半系數(shù)對稱，這就降低了第3級濾波器階數(shù)，第3級濾波器降采樣率為 2。通過分析可以得到各級濾波器的輸入輸出采樣頻率、通帶、阻帶邊界頻率及降采樣率，如表1所示。

表1 各級濾波器的指標(biāo)Table 1 Performance of filters at various levels

2 數(shù)字抽取濾波器設(shè)計

2.1 梳狀濾波器的設(shè)計

梳狀濾波器是一種在高速抽取或差值系統(tǒng)中非常有效的單元，主要用于無線通信和Σ-ΔADC中。采用多級級聯(lián)梳狀濾波器的結(jié)構(gòu)來優(yōu)化第1級濾波器的頻率響應(yīng)。CIC濾波器的傳遞函數(shù)為：

其頻率響應(yīng)為：

其中：M為梳狀濾波器的降采樣率；N為梳狀濾波器級聯(lián)的個數(shù)，它的頻率響應(yīng)如圖2所示(以M=8為例)。一般來說，在對L階、過采樣率為M的Σ-Δ模擬調(diào)制器進(jìn)行降頻時，梳狀濾波器的級聯(lián)個數(shù)要達(dá)到L+1以上，才能產(chǎn)生足夠的噪聲衰減[9]。由圖 2可知：梳狀濾波器在通帶內(nèi)會衰減，因此，第2級濾波器用補(bǔ)償濾波器來實(shí)現(xiàn)。設(shè)定梳狀濾波器的輸出頻率為奈奎斯特采樣率的4倍，其原因是：若輸出采樣頻率太高，則會增大后級濾波器的階數(shù)，進(jìn)而增大面積和功耗；若輸出采樣頻率太低，則相當(dāng)于增加了梳狀濾波器自身的“瓣數(shù)”，而通帶邊界不變，很明顯，通帶頻率Fp處的衰減會增大，同時，也使得通帶邊界“靠近”阻帶邊界，增大通帶內(nèi)噪聲。

圖2 級聯(lián)梳狀濾波器的頻率響應(yīng)(M=8, N=4)Fig.2 Frequency response of CIC filter (M=8, N=4)

根據(jù)上面分析，確定本文的級聯(lián)梳狀濾波器的結(jié)構(gòu)為：級聯(lián)個數(shù)N=5，降采樣率M=32。

2.2 CIC補(bǔ)償濾波器的設(shè)計

為了補(bǔ)償CIC濾波器對通帶的衰減，第2級采用CIC補(bǔ)償濾波器。CIC補(bǔ)償濾波器是 1種 FIR濾波器。設(shè)計補(bǔ)償濾波器就要根據(jù)FIR濾波器的設(shè)計方法進(jìn)行設(shè)計。本文采用切比雪夫最佳逼近法來設(shè)計CIC補(bǔ)償濾波器。對這種結(jié)構(gòu)進(jìn)行設(shè)計時，一般是參考Mcclallan的 Remez算法進(jìn)行迭代，求出濾波器的系數(shù)[10]?？梢哉{(diào)用Matlab中的Remez函數(shù)來設(shè)計，也可調(diào)用Matlab8.0 filter design toolbox中的CIC補(bǔ)償濾波器模型來設(shè)計[11]。CIC補(bǔ)償濾波器頻率響應(yīng)如圖3所示。從圖3可見：補(bǔ)償濾波器在通帶內(nèi)有凸起，能起到一定的補(bǔ)償作用，但需要和CIC濾波器級聯(lián)來看最終的補(bǔ)償結(jié)果。

圖3 CIC補(bǔ)償濾波器的頻率響應(yīng)Fig.3 Frequency response of CIC compensation filter

根據(jù)表1中的CIC濾波器設(shè)計參數(shù)：降采樣率為32，微分延時(硬件設(shè)計時的反饋延時)為1。據(jù)補(bǔ)償濾波器的邊界頻率和降采樣率來設(shè)計相關(guān)的補(bǔ)償濾波器，可以得到相應(yīng)的補(bǔ)償濾波器。它與CIC濾波器以及兩者級聯(lián)(Cascade filter)以后的頻率響應(yīng)如圖 4所示。從圖4所示CIC濾波器和CIC補(bǔ)償濾波器的級聯(lián)結(jié)果來看，求得的補(bǔ)償濾波器可以很好地補(bǔ)償 CIC filter在通帶內(nèi)的衰減，能達(dá)到設(shè)計的目標(biāo)。

由Matlab運(yùn)算得到CIC補(bǔ)償濾波器，它共有22階，各階系數(shù)見表2。從表2可以看出：CIC補(bǔ)償濾波器的系數(shù)是對稱的，在其22階的系數(shù)中，只有11個不重復(fù)的系數(shù)。在硬件實(shí)現(xiàn)時，這個特點(diǎn)可以使本級濾波器的面積減小一半。

圖4 CIC濾波器、CIC補(bǔ)償濾波器和Cascade濾波器的頻率響應(yīng)Fig.4 Frequency response of CIC filter, CIC compensation filter and Cascade filter

表2 CIC補(bǔ)償濾波器的系數(shù)Table 2 Coefficient of CIC compensation filter

2.3 半帶濾波器的設(shè)計

在設(shè)計最后一級濾波器時，發(fā)現(xiàn)只需要2倍降采樣的濾波器即可，而半帶濾波器可以滿足這種要求，它的近一半系數(shù)為 0。因此，相對于能達(dá)到同樣效果的普通FIR濾波器來說，半帶濾波器乘法單元減少一半。因此，最后一級濾波器采用半帶濾波器[12]。半帶濾波器的頻率響應(yīng)為：

其半帶濾波的單位脈沖響應(yīng)為：

其中：N為奇數(shù)。從式(3)可以看到：當(dāng)n-(N-1)/2為偶數(shù)時，濾波器的系數(shù)h(n)為 0，而且半帶濾波器也屬于FIR濾波器。FIR濾波器的單位脈沖響應(yīng)有對稱性[13]，因此，半帶濾波最多只有N/4+1個不重復(fù)系數(shù)。與補(bǔ)償濾波器一樣，半帶濾波器也屬于FIR濾波器?？紤]到半帶濾波器的特點(diǎn)，在用切比雪夫逼近法設(shè)計半帶濾波器時，可以簡化設(shè)計。假定需要設(shè)計1個長度為N的半帶濾波器，當(dāng)(N-1)/2為奇數(shù)時(若為偶數(shù)，則h(0)=h(n)=0，相當(dāng)于1個N-2的半帶濾波器)，設(shè)計的通帶邊界、阻帶邊界和波紋系數(shù)分別為ωp，ωc和δp。首先用等波紋設(shè)計1個(N-1)/2的普通FIR濾波器g(n)，其通帶波紋系數(shù)為2δp，通帶邊界系數(shù)為2ωp。由于2ωc＞π，故可以將這個g(n)的阻帶邊界系數(shù)設(shè)為π。定義：

則有

其中：n=0, 1, …,N-1。根據(jù)G(n)的參數(shù)求出g(n)，然后，根據(jù)公式(6)得到h(n)的系數(shù)，它們的頻率響應(yīng)如圖5所示。

采用Matlab8.0/simulink/filter design toolbox中的Halfband濾波器模型設(shè)計更方便。最終得到的159階Halfband濾波器，系數(shù)的有效數(shù)為40個。

圖5 G(n)與H(n)的頻率響應(yīng)Fig.5 Frequency response of G(n) and H(n)

3 芯片測試結(jié)果

整個芯片采用Chartered 0.35 μm CMOS工藝實(shí)現(xiàn)，工作電壓為5 V。

模擬調(diào)制器部分和數(shù)字降采樣濾波器部分使用隔離環(huán)進(jìn)行隔離，防止數(shù)字部分的噪聲影響模擬電路部分。CIC補(bǔ)償濾波器和半帶濾波器的系數(shù)采用 CSD(Canonic signed digit)碼實(shí)現(xiàn)，以實(shí)現(xiàn)濾波器系數(shù)最大程度的優(yōu)化。電路使用移位器和加法器實(shí)現(xiàn)。使用邏輯分析儀對模擬調(diào)制器輸出測試端口的信號進(jìn)行數(shù)據(jù)采集，并使用 MATLAB軟件進(jìn)行頻譜分析，可得調(diào)制器輸出頻譜圖如圖6所示。從圖6可見：當(dāng)輸入信號為-4 dB(頻率為6 kHz)時，在帶寬24 kHz內(nèi)，信噪失真比 (SNDR)為102.8 dB，有效位數(shù)為16.79位。使用相同的方法，經(jīng)過降采樣濾波，所得信號頻譜如圖7所示。從圖7可見：所設(shè)計的數(shù)字降采樣濾波器通帶截止頻率為21.77 kHz，過渡帶為4.5 kHz，通帶波紋系數(shù)為±0.01 dB，阻帶增益衰減120 dB。對芯片的測試結(jié)果表明：當(dāng)工作電壓5 V時，所設(shè)計的抽取濾波器部分功耗僅為49 mW，面積約為0.6 mm×1.9 mm。

圖6 調(diào)制器的測試頻譜圖Fig.6 Testing frequency spectrum of modulator

圖7 數(shù)字濾波器輸出頻譜圖Fig.7 Output frequency spectrum of digital decimation filter

4 結(jié)論

(1) 采用Chartered 0.35 μm CMOS 工藝實(shí)現(xiàn)了一種用于高精度Σ-ΔADC多級多采樣率結(jié)構(gòu)的數(shù)字抽取濾波器。該數(shù)字抽取濾波器的帶寬為21.77 kHz，輸入采用頻率6.144 MHz，降采樣率為128。對濾波器的系統(tǒng)結(jié)構(gòu)進(jìn)行了設(shè)計，在確定采用多級結(jié)構(gòu)之后，分別對各級濾波器的結(jié)構(gòu)、階數(shù)以及系數(shù)進(jìn)行優(yōu)化設(shè)計。

(2) 在滿足濾波器的設(shè)計目標(biāo)下，采用了最優(yōu)的選擇。測試結(jié)果表明，數(shù)字降采樣濾波器組的設(shè)計符合預(yù)期的要求。

[1] 凌玉華. 高速高精度模/數(shù)轉(zhuǎn)換的微機(jī)動態(tài)軌道衡[J]. 中南工業(yè)大學(xué)學(xué)報: 自然科學(xué)版, 1999, 30(6): 623-625.LING Yu-hua. A microcomputerizer dynamic railway scale with high-speed and high-glass accuracy A/D conversion[J]. Journal of Central South University of Technology: Natural Science,1999, 30(6): 623-625.

[2] Hogenauer E B. An economical class of digital filters for decimation and interpolation[J]. IEEE Transactions on Acoustics Speech and Signal Processing, 1981, 29(2): 155-162.

[3] Chen L, Zhao Y F, Gao D Y, et al. A decimation filter design and implementation for oversampled sigma delta APD converters[C]//Proceedings of 2005 IEEE International Workshop on VLSI Design and Video Technology. Suzhou, 2005:55-58.

[4] Ren S, Siferd R, Blumgold R, et al. Hardware efficient FIR compensation filter for delta sigma modulator analog to digital converters[C]//48th Midwest Symposium on Circuits and Systems. Covington, Kentucky, 2005: 1514-1517.

[5] Brandt B P, Wooley B A. A low-power area efficient digital filter for decimation and interpolation[J]. IEEE Journal of Solid-state Circuits, 1994, 29(6): 679-687.

[6] Goodman J, Carey M J. Nine digital filters for decimation and interpolation[J]. IEEE Trans Acoust, Speech, Signal Processing,1997, 25(3): 121-126.

[7] Coffey M. Optimizing multistage decimation and interpolation processing[J]. IEEE Signal Process Lett, 2003, 10(4): 107-110.

[8] Aboushady H, Mehrez H. Efficient polyphase decomposition of comb filters in SD analog-to-digital converters[J]. IEEE Trans Circuits Syst Ⅱ: Analog and Digital Signal Process, 2001, 48:898-903.

[9] Candy J C. Decimation for sigma delta modulation[J]. IEEE Trans Comm, 1986, 34(1): 72-76.

[10] Crochiere R E, Rabiner L R. Interpolation and decimation of digital signals: A tutorial review[C]//Proceeding of the IEEE.Houston, 1981, 69: 300-331.

[11] Maulik P C, Chadha M S, Lee W L. A 16-bit 250-KHz delta-sigma modulator and decimation Filter[J]. IEEE Journal of Solid-state Circuits, 2000, 35: 458-467.

[12] Vaidyanathan P P, Nguyen T Q. A “TRICK” for the design of FIR half-band filters[J]. IEEE Trans Circuits and Systems, 1987,34(3): 297-301.

[13] Lu W, Hinamoto T. Design of FIR filters with discrete coefficients via polynomial programming: towards the global solution[C]//IEEE ISCAS. New Orleans, 2007: 2048-2051.