彭惠芹

(山西大同大學(xué)工學(xué)院,山西大同 037003)

EDA在數(shù)字頻率計(jì)中計(jì)數(shù)模塊里的應(yīng)用①

彭惠芹②

(山西大同大學(xué)工學(xué)院,山西大同 037003)

計(jì)數(shù)模塊是數(shù)字頻率計(jì)系統(tǒng)的核心模塊,頻率測(cè)量的主要工作由它來(lái)完成.本文根據(jù)數(shù)字頻率計(jì)的特點(diǎn),在Altera公司的FPGA開(kāi)發(fā)平臺(tái)QuartusⅡ中實(shí)現(xiàn),同時(shí)采用VHDL硬件描述語(yǔ)言,提出了一種實(shí)用性較強(qiáng)的計(jì)數(shù)模塊的設(shè)計(jì)方案.

數(shù)字頻率計(jì);CPLD技術(shù);計(jì)數(shù)模塊;自頂向下方法;VHDL語(yǔ)言

數(shù)字頻率計(jì)是電子設(shè)計(jì)、儀器儀表、資源勘測(cè)等應(yīng)用領(lǐng)域不可缺少的測(cè)量?jī)x器,許多物理量的測(cè)量,如振動(dòng)、轉(zhuǎn)速等的測(cè)量都涉及到或可以轉(zhuǎn)化為頻率的測(cè)量。

傳統(tǒng)的數(shù)字頻率計(jì)一般是由分離元件搭接而成。后來(lái)隨著單片機(jī)的大規(guī)模的應(yīng)用,出現(xiàn)了不少用單片機(jī)控制的頻率測(cè)量系統(tǒng)。相對(duì)于以前用分離元件搭接起來(lái)的頻率測(cè)量系統(tǒng),單片機(jī)控制的頻率測(cè)量系統(tǒng)在頻率測(cè)量范圍、頻率測(cè)量精度和頻率測(cè)量速度上都有了很大的提高。但由于單片機(jī)工作頻率的限制、單片機(jī)內(nèi)部計(jì)數(shù)器位數(shù)的限制等因素,由單片機(jī)控制的頻率測(cè)量系統(tǒng)無(wú)法在頻率測(cè)量范圍、頻率測(cè)量精度和頻率測(cè)量速度上取得重大突破。若再增加別的器件,以彌補(bǔ)單片機(jī)的不足,不僅會(huì)大大增加系統(tǒng)的復(fù)雜性,而且不利于系統(tǒng)的集成化。

本文所介紹的頻率計(jì)是在Altera公司的FPGA開(kāi)發(fā)平臺(tái)QuartusⅡ中實(shí)現(xiàn)的,計(jì)數(shù)器的各個(gè)模塊采用VHDL語(yǔ)言描述。在一片F(xiàn)PGA里實(shí)現(xiàn)了數(shù)字頻率計(jì)的絕大部分功能,它的集成度遠(yuǎn)遠(yuǎn)超過(guò)了以往的數(shù)字頻率計(jì)。又由于數(shù)字頻率計(jì)最初的實(shí)現(xiàn)形式是用硬件描述語(yǔ)言寫(xiě)成的程序,具有通用性和可重用性,所以在外在的條件(如基準(zhǔn)頻率的提高,基準(zhǔn)頻率精度的提高)的允許下,只需對(duì)源程序作很小的改動(dòng),就可以使數(shù)字頻率計(jì)的精度提高幾個(gè)數(shù)量級(jí)。同時(shí)對(duì)于頻率精度要求不高的場(chǎng)合,可以修改源程序,使之可以用較小的器件實(shí)現(xiàn),從而降低系統(tǒng)的整體造價(jià)。文中重點(diǎn)闡述了數(shù)字頻率計(jì)的總體結(jié)構(gòu)和其中的計(jì)數(shù)模塊的設(shè)計(jì)方案。

1 EDA技術(shù)

EDA即電子設(shè)計(jì)自動(dòng)化,它以大規(guī)?？删幊踢壿嬈骷樵O(shè)計(jì)載體,以硬件描述語(yǔ)言為系統(tǒng)邏輯描述的主要表達(dá)方式,以計(jì)算機(jī)、大規(guī)模可編程器件的開(kāi)發(fā)軟件及實(shí)驗(yàn)室開(kāi)發(fā)系統(tǒng)為設(shè)計(jì)工具,自動(dòng)完成軟件方式描述的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯、邏輯化簡(jiǎn)、邏輯分割、邏輯綜合及優(yōu)化、布局布線、邏輯仿真,直至完成對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射、編程下載等工作,最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T(mén)多學(xué)科融合的新技術(shù)。

2 CPLD技術(shù)

隨著EDA技術(shù)的不斷發(fā)展,當(dāng)今的EDA技術(shù)更多的是指芯片內(nèi)的電路設(shè)計(jì)自動(dòng)化,開(kāi)發(fā)人員完全可以通過(guò)自己的電路設(shè)計(jì)來(lái)定制芯片內(nèi)部的電路功能,使之成為設(shè)計(jì)者專自己的專用集成電路芯片(ASIC),這就是CPLD技術(shù)。CPLD即復(fù)雜可編程邏輯器件技術(shù),其功能之卓越已經(jīng)令當(dāng)今的電子工程師們贊嘆不已,除了它體積小、容量大、I/O口豐富、易編程和加密等優(yōu)點(diǎn)外,更突出的特點(diǎn)是其芯片的在系統(tǒng)可編程技術(shù),即ISP技術(shù),也就是說(shuō)它不但具有可編程和可再編程的能力,而且只要把器件插在系統(tǒng)內(nèi)或線路板上,就能對(duì)其進(jìn)行編程或再編程。

3 數(shù)字頻率計(jì)的結(jié)構(gòu)

本文的數(shù)字頻率計(jì)是在EDA實(shí)驗(yàn)開(kāi)發(fā)平臺(tái)上,利用Cyclone芯片EP1C12Q240C8 CPLD進(jìn)行設(shè)計(jì)的。

數(shù)字頻率計(jì)系統(tǒng)設(shè)計(jì)采用了自頂向下(Top_ Down)的設(shè)計(jì)方法,由三部分組成：輸入整形電路、核心控制電路(FPGA模塊)和輸出顯示電路,如圖1所示。被測(cè)信號(hào)經(jīng)過(guò)輸入整形電路生成方波輸入到FPGA模塊中進(jìn)行計(jì)數(shù)處理,FPGA中的計(jì)數(shù)模塊根據(jù)所提供方波的上升沿或下降沿進(jìn)行計(jì)數(shù),計(jì)數(shù)時(shí)間則由時(shí)間控制模塊來(lái)決定,可以根據(jù)頻率所處的范圍來(lái)決定檔位,然后將計(jì)數(shù)的結(jié)果輸出給顯示電路,通過(guò)靜態(tài)或動(dòng)態(tài)掃描方式,在數(shù)碼管上顯示所測(cè)頻率的大小。本文以3位十進(jìn)制數(shù)字顯示的數(shù)字式頻率計(jì)系統(tǒng)為例進(jìn)行設(shè)計(jì)。

圖1 數(shù)字頻率計(jì)系統(tǒng)

4 計(jì)數(shù)模塊

計(jì)數(shù)模塊是數(shù)字頻率計(jì)系統(tǒng)的核心模塊,頻率測(cè)量的主要工作由它來(lái)完成。它通過(guò)計(jì)數(shù)器對(duì)被測(cè)信號(hào)在基準(zhǔn)時(shí)間內(nèi)進(jìn)行計(jì)數(shù)來(lái)測(cè)量被測(cè)信號(hào)的頻率。

4.1 計(jì)數(shù)模塊功能

計(jì)數(shù)器為模999十進(jìn)制加法計(jì)數(shù)器,可由量程選擇信號(hào)控制模999計(jì)數(shù)器的基本頻率(比如100 kHz檔的基本頻率為10 Hz,即輸入10個(gè)脈沖時(shí)模999計(jì)數(shù)器計(jì)1)。當(dāng)CLR為高電平時(shí),計(jì)數(shù)器清零;當(dāng)CLR為低電平,并且EN為高電平時(shí),允許計(jì)數(shù)。當(dāng)計(jì)數(shù)值大于999時(shí),頻率計(jì)處于超量程狀態(tài),下一次測(cè)量時(shí),量程自動(dòng)增大1檔。當(dāng)計(jì)數(shù)值小于099時(shí),頻率計(jì)處于欠量程狀態(tài),下一次測(cè)量時(shí),量程自動(dòng)減小1檔。

4.2 計(jì)數(shù)模塊部分VHDL程序示例

5 調(diào)試結(jié)果分析與結(jié)論

系統(tǒng)聯(lián)合調(diào)試成功后,將VHDL設(shè)計(jì)與Nios設(shè)計(jì)下載到FPGA芯片中,輸入相關(guān)信號(hào),并進(jìn)行有關(guān)性能指標(biāo)的測(cè)試,直到滿足設(shè)計(jì)要求為止。

經(jīng)一系列實(shí)際數(shù)據(jù)的測(cè)量和分析,本數(shù)字頻率計(jì)基本達(dá)到了設(shè)計(jì)要求,設(shè)計(jì)思路和方法是正確的,設(shè)計(jì)也是成功的。

6 結(jié)語(yǔ)

本文實(shí)現(xiàn)了對(duì)數(shù)字頻率計(jì)中的計(jì)數(shù)模塊的設(shè)計(jì),在EDA實(shí)驗(yàn)開(kāi)發(fā)平臺(tái)上,利用EP1C12Q240C8 CPLD芯片產(chǎn)生所需的數(shù)據(jù),再通過(guò)數(shù)碼管顯示輸出,實(shí)驗(yàn)表明其性能良好。采用這樣的設(shè)計(jì)可以簡(jiǎn)化硬件的開(kāi)發(fā)和制造過(guò)程,而且使硬件體積大大減小,并提高了系統(tǒng)的可靠性。同時(shí)在基本電路模塊基礎(chǔ)上,不必修改硬件電路,通過(guò)修改VHDL源程序,增加一些新功能,滿足不同用戶的需要,實(shí)現(xiàn)數(shù)字系統(tǒng)硬件的軟件化。

[1] 王振義.EWB在電子技術(shù)中的應(yīng)用[J].山西大同大學(xué)學(xué)報(bào)(自然科學(xué)版),2007,18(1)：104 -110

[2] 閻石.數(shù)字電子技術(shù)基礎(chǔ)[M].北京：高等教育出版社,2001：97-110

[3] 仝慶華.硬件描述語(yǔ)言VHDL教學(xué)淺議[J].山西大同大學(xué)學(xué)報(bào)(自然科學(xué)版),2007,23 (2)：97-99

[4] 曾永西.基于QuartusⅡ的兩種數(shù)字頻率計(jì)系統(tǒng)設(shè)計(jì)與比較[J].福建電腦,2008,6：168 -169

[5] 利劍清,宋躍,林明仁等.基于FPGA/SOPCNiosⅡ的頻率計(jì)數(shù)器設(shè)計(jì)[J].東莞理工學(xué)院學(xué)報(bào),2008,15(3)：53-57

[6] 孫華錦.基于VHDL語(yǔ)言的電子設(shè)計(jì)自動(dòng)化及其應(yīng)用[D].陜西：西北工業(yè)大學(xué),2001

[7] 金琳.基于EDA技術(shù)的頻率計(jì)系統(tǒng)設(shè)計(jì)[D].黑龍江：吉林大學(xué),2007

[8] 張永安.基于CPLD的多功能等精度數(shù)字頻率計(jì)系統(tǒng)的設(shè)計(jì)[D].內(nèi)蒙古：內(nèi)蒙古大學(xué),2004

[9] 劉明業(yè),葉梅龍,郭玉釵.數(shù)字系統(tǒng)自動(dòng)設(shè)計(jì)[D].北京：高等教育出版社,1996：25-27

[10] 招雅興等.FPGA原理、設(shè)計(jì)及應(yīng)用[M].天津：天津大學(xué)出版社,1999：21-31

The application of EDA on the counter module in D igital frequency counter

PENG Huiqin

(School of Engineering,ShanxiDatongUniversity,Datong Shanxi 037003)

The countermodule is the kernelmodules ofDigital frequency counter.The frequencymeasurement of the major tasks to be completed by it.According toDigital frequency counter’s characteristic,the text is realized on theQuartus IIof FPGA in the companyAltera.Modules usingVHDL language to describe.Proposed one usable strong countermodule design.

Digital frequency counter;EDA technology;countermodule;top-down;VHDL language

TN79+2

A

1672-7169(2010)01-0073-03

2009-11-17

彭惠芹(1974-),女,山西大同人,碩士,山西大同大學(xué)工學(xué)院實(shí)驗(yàn)師,研究方向：自動(dòng)化控制。