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基于FPGA的UART通信接口電路設計

2011-01-17 08:51
山西焦煤科技 2011年8期
關(guān)鍵詞:數(shù)據(jù)位波特率計數(shù)器

張 蕾

(山西煤炭進出口集團有限公司,山西 太原 030006)

目前,我國的煤礦設備自動化程度不斷提高,井下作業(yè)對信號傳輸?shù)囊笠灿厙栏?。本文研究的通用串行收發(fā)器(universal asynchronous receiver and transmitter,UART)可通過串行線傳輸并行數(shù)據(jù),其本質(zhì)功能是作為控制器和串行設備間的編碼轉(zhuǎn)換裝置,在基于RS232、RS485等標準協(xié)議的通信系統(tǒng)中廣泛應用[1-3],非常適合礦井通信系統(tǒng)。常用的單片機、DSP控制器等一般都集成有專用的UART外設,極大地方便了基于RS232等協(xié)議的通信系統(tǒng)設計。但這類預先固化好的系統(tǒng)也存在一定的不足,如工作模式不夠靈活,數(shù)據(jù)位數(shù)固定、通信的波特率一般限制在幾個固定的數(shù)值,可擴展性較小。

FPGA是在傳統(tǒng)PAL、GAL等可編程器件的基礎上進一步發(fā)展的產(chǎn)物,其使用非常靈活,同一片F(xiàn)PGA通過不同的編程數(shù)據(jù)可以產(chǎn)生不同的電路功能[4-6]。隨著 FPGA技術(shù)的突飛猛進,其在通信系統(tǒng)、數(shù)據(jù)處理、網(wǎng)絡通信、儀器儀表、工業(yè)控制、軍事和航空航天等眾多領域得到越來越廣泛的應用。

現(xiàn)有RS232標準對接口的電氣特性做了規(guī)定,但對連接的具體協(xié)議并不做詳細規(guī)定,故用戶可根據(jù)需求建立自己的高層通信協(xié)議。本文使用FPGA來設計滿足礦井通信的RS232接口電路。使用FPGA設計UART接口電路,既能自定義波特率、高層的通信協(xié)議,且具有電路功能重配置功能,完全適合煤礦環(huán)境惡劣、系統(tǒng)復雜的通信要求。本文所設計的接口電路主要包括5個子模塊:UART接收子模塊、波特率發(fā)生器、FIFO接口、UART發(fā)送子模塊、通信校驗模塊,現(xiàn)場試驗表明了該接口電路具有良好的實用性及可靠性。

1 功能設計

1.1 過采樣流程

一個UART一般包括發(fā)送器和接收器兩部分。UART發(fā)送器的主要功能是讀入并行的待發(fā)送數(shù)據(jù),然后通過移位寄存器,以一定的波特率,將數(shù)據(jù)一位位地串行移出;接收器的主要功能則是串行讀入接收到的數(shù)據(jù),然后將其組合為并行數(shù)據(jù),最終變換為實際數(shù)據(jù)。以數(shù)據(jù)發(fā)送為例,在RS232標準中,其常用的數(shù)據(jù)格式為:1位起始位(一般為0),6~8位數(shù)據(jù)位,1位可選的校驗位,及停止位(一般為1)。

在接收到的數(shù)據(jù)中不包含波特率信息,為減小在通信中信號位的偏移,UART接收子模塊只能從預定義參數(shù)中讀出數(shù)據(jù)位[7]。本文使用過采樣的方法來估計所接收數(shù)據(jù)的中點,相應讀出數(shù)據(jù)位。例如,若過采樣率為X,則串行數(shù)據(jù)將被采樣X次。設通信中數(shù)據(jù)位位數(shù)為N,停止位位數(shù)為M,過采樣率為16,則過采樣的工作方式為:

1)等待收到的數(shù)據(jù)變?yōu)?,即接受到起始位時,啟動采樣計數(shù)器。

2)當采樣計數(shù)器的值為7時,清空計數(shù)器并重新開始計數(shù)。

3)當計數(shù)器的值為15時,將接受到的位移入寄存器,并重新開始計數(shù)。

4)重復步驟3)(N-1)次,從而接收剩下的所有數(shù)據(jù)位。

5)如果通信中使用了校驗位,則再重復步驟3)1次。

6)重復步驟3)M次,從而獲得停止位。

本文對UART信號進行16倍過采樣。在FPGA接收數(shù)據(jù)后,取過采樣所得到的每個16位二進制數(shù)據(jù)字的中間四位,若中間四位中1的個數(shù)不小于3,則表示收到當前的UART數(shù)據(jù)位值為1;若中間四位中0的個數(shù)不小于3,則表示收到當前的UART數(shù)據(jù)位的值為0,否則認為數(shù)據(jù)傳輸出錯。過采樣功能在本質(zhì)上代替了時鐘信號的功能,相比使用上升沿檢測法檢測輸入信號有效值的方法,使用過采樣法可提高數(shù)據(jù)采樣的準確性。

1.2 波特率產(chǎn)生器設計

設計過采樣率為X的數(shù)據(jù)接收子系統(tǒng)之后,需使用1個時鐘速率為X倍波特率的波特率產(chǎn)生器。在基于FPGA的設計中,通過簡單的分頻操作或者更高精度的時鐘信號發(fā)生器即可產(chǎn)生一個滿足需求的時鐘信號,其實現(xiàn)較為靈活。以波特率為19 200 bps、過采樣率為16倍為例,采樣率為307 200次/s。設FPGA主時鐘頻率為常用的50 MHz,則波特率產(chǎn)生器需要一個模-163的計數(shù)器,即50×106/307 200=163。在本設計中,將過采樣率X作為波特率產(chǎn)生器的一個可調(diào)參數(shù),從而可以根據(jù)需求方便地重配置波特率產(chǎn)生器。

1.3 UART系統(tǒng)FIFO設計

在通信電路中,常使用FIFO來提供數(shù)據(jù)緩存,并減小數(shù)據(jù)溢出的概率。本文所研究的FIFO,從FPGA架構(gòu)的特點來看,是一塊基于塊RAM的緩存。接收FIFO是一個128×8 bit的先進先出型緩存器,處理器通過檢測rx_full或者rx_empty來決定是否讀取FIFO內(nèi)的數(shù)據(jù)。接收FIFO始終檢測wr信號,若此信號有效,則表示接收部分接收到新的數(shù)據(jù);若FIFO非滿,則產(chǎn)生一個讀信號rd_uart,把數(shù)據(jù)存儲到FIFO中;若FIFO已滿,則只產(chǎn)生讀信號,并丟棄該數(shù)據(jù)。發(fā)送FIFO的設計與接收FIFO的實現(xiàn)方法基本類似,僅需對數(shù)據(jù)方向和讀寫信號進行少量的修改。

1.4 UART發(fā)送子模塊設計

UART發(fā)送子模塊的功能設計與接收子系統(tǒng)的構(gòu)成基本相同,它的主要功能是將并行的數(shù)據(jù)通過移位寄存器串行發(fā)送出去,同時在數(shù)據(jù)頭部加起始位,在數(shù)據(jù)位尾部加奇偶校驗位和停止位。發(fā)送的速率通過波特率發(fā)生器產(chǎn)生的單時鐘循環(huán)使能標記來控制。因為發(fā)送子模塊不再需要設置接收子模塊那樣的過采樣計數(shù)器,其頻率計數(shù)器的時鐘頻率僅需要為接收子模塊的1/16。為了節(jié)約資源,這里不再額外設置新的計數(shù)器,而是使用與接收子模塊相同的同一個波特率發(fā)生器。綜上所述,可以得出一個UART系統(tǒng)的整體框圖,見圖1。

圖1 UART系統(tǒng)的整體框圖

1.5 UART驗證子模塊

為了對UART的通信進行自校驗,在通信鏈路中隔離故障,本文使用了一種執(zhí)行回環(huán)測試的診斷機制,其原理框圖見圖2?;丨h(huán)模式僅用于測試目的,在正常操作模式下,該模塊不被激活。在回環(huán)模式下,發(fā)送的數(shù)據(jù)的輸出置為高電平。測試的基本過程是:從PC向FPGA發(fā)生一個字符串,收到的數(shù)據(jù)被儲存在UART的接收FIFO中。按鍵開關(guān)在被按下之后,給出的信號被去抖動處理,然后產(chǎn)生rd_uart和wr_uard兩個信號;FPGA讀到這兩個信號之后,將UART接收FIFO中的的數(shù)據(jù)每次遞增加1,再通過發(fā)送子模塊發(fā)送回FPGA進行循環(huán)測試。

圖2 UART回環(huán)測試的原理框圖

2 實驗驗證

本文基于 Xilinx公司 Spartan3E系列的XC3S500E FPGA,實現(xiàn)了所設計的UART系統(tǒng)。首先,使用Verilog HDL語言編寫了整個系統(tǒng)的代碼;其次進行功能仿真、時序約束、軟件綜合、生產(chǎn)bit流文件及燒寫FPGA的配置文件等FPGA開發(fā)的基本操作。測試的方法為:首先進行回環(huán)測試,如無誤則點亮FPGA開發(fā)板上的LED表明系統(tǒng)正常。其次,在PC上發(fā)送“FPGA based UART design!”這樣一個字符串至FPGA;在FPGA收到并判斷為“!”之后,通過所設計的UART系統(tǒng)循環(huán)向PC發(fā)送所收到的字符串,并通過串口調(diào)試助手顯示收到的數(shù)據(jù)。實驗結(jié)果見圖3。

圖3 實驗結(jié)果圖

3 總結(jié)

本文結(jié)合煤礦自動化生產(chǎn)中對信號傳輸?shù)膶嶋H要求,設計了一個基于FPGA的RS232接口電路,包含有過采樣機制、波特率發(fā)生器、FIFO及回環(huán)測試功能的UART系統(tǒng)。經(jīng)邏輯綜合并下載到芯片中,通過實際的接收與發(fā)送實驗,驗證了本設計的正確性和可行性。在將來的研究中,還可對全雙工通信中的讀寫控制等進行改進,并將整個系統(tǒng)封裝為IP核,便于在后續(xù)的大系統(tǒng)中進行靈活的調(diào)用。

[1] 作 者,基于Actel FPGA的UART應用[J].電子產(chǎn)品世界,2009(6):76-77.

[2] 成 蘭,崔亞量,田 原.一種基于TMS320C55x DSP的UART通信設計[J].微計算機信息,2008(5):153-154.

[3] 段素蓉,莊圣賢.一種內(nèi)置FIFO全雙工UART的設計與實現(xiàn)[J].通信技術(shù),2010(2):46-47+50.

[4] 李萌萌,彭建朝,許向眾.基于FPGA的多通道控制器的設計與模擬實現(xiàn)[J].微計算機信息,2009(14):168-170.

[5] 田 耘,徐文波,胡 彬,等.Xilinx ISE design Suite10.x FPGA開發(fā)指南—邏輯設計篇[M].北京:人民郵電出版社,2008:409.

[6] Harding,B.F.,R.C.Cofer,Rapid system prototyping with FPGAs- Embedded technology series[M].Amsterdam:Elsevier/Newnes,2006:301.

[7] Chu,P.P.FPGA prototyping by Verilog examples[M].Xilinx Spartan -3 version.Hoboken,N.J.:J.Wiley & Sons:488.

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