蔡春霞，吳瓊之，丁一辰

（北京理工大學(xué) 信息與電子學(xué)院，北京 100081）

ADC作為模擬量和數(shù)字量接口的關(guān)鍵部件，廣泛應(yīng)用于各領(lǐng)域，在信息技術(shù)中起著重要作用。高速ADC已成為決定諸如雷達(dá)、現(xiàn)代寬帶通信系統(tǒng)、電子對抗等現(xiàn)代化電子設(shè)備性能的重要環(huán)節(jié)[1]。隨著高速數(shù)據(jù)采集系統(tǒng)的快速發(fā)展和復(fù)雜性提高，對在很大程度上決定了系統(tǒng)整體性能的ADC要求也越來越高。文中提出一種新的解決方案，采用高速ADC EV8AQ160進(jìn)行準(zhǔn)確性較高且較穩(wěn)定的數(shù)據(jù)采樣，使得系統(tǒng)中ADC轉(zhuǎn)換電路具有較好的信噪比。

1 系統(tǒng)概述

圖1所示為基于EV8AQ160[2]的2.5 Gsps數(shù)據(jù)采集系統(tǒng)的原理框圖。兩路模擬輸入信號分別從外部接入，經(jīng)過BALUN型高頻變壓器完成單端信號到差分信號的轉(zhuǎn)換，然后送入ADC輸入端。ADC的2.5 GHz時(shí)鐘由低抖動(dòng)、低相位噪聲鎖相環(huán)芯片AD9520-1[3]提供。FPGA用64個(gè)LVDS數(shù)據(jù)輸入通道[4]接收來自EV8AQ160的8路8 bit-625 Msps的數(shù)據(jù)輸出，并用4個(gè)LVDS時(shí)鐘輸入通道接收4路ADC給出的312.5 MHz同步采樣時(shí)鐘。FPGA將接收到的數(shù)據(jù)進(jìn)行預(yù)處理存儲(chǔ)后到第三代雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器（DDR3）中，需要對采集的數(shù)據(jù)進(jìn)行后續(xù)處理時(shí)，將數(shù)據(jù)從DDR3中取出，并通過總線和接口標(biāo)準(zhǔn)（PCI Express）傳送給上位機(jī)。整個(gè)硬件系統(tǒng)僅采用一片F(xiàn)PGA來處理，并作為主控芯片對整個(gè)系統(tǒng)進(jìn)行通信和控制，大大提高了系統(tǒng)的運(yùn)行速度。本設(shè)計(jì) 采 用 Xilinx公 司 Virtex-6系 列 FPGA， 型 號 為XC6VLX240T-1156C。

2EV8AQ160的主要特點(diǎn)

圖1 2.5Gsps高速數(shù)據(jù)采集系統(tǒng)原理框圖Fig.1 Block diagram of 2.5Gsps high-speed data acquisition system

EV8AQ160在片內(nèi)集成了4路ADC，可以工作在3種模式下，最高采樣率可達(dá)5 Gsps。要求2.5 GHz差分對稱時(shí)鐘輸入，可進(jìn)行ADC主復(fù)位。EV8AQ160內(nèi)部集成了1:1和1:2的數(shù)據(jù)多路分離器（DMUX）和LVDS輸出緩沖器，可以降低輸出數(shù)據(jù)率，方便與多種類型的高速FPGA直接相連，實(shí)現(xiàn)高速率的數(shù)據(jù)存儲(chǔ)和處理。為了補(bǔ)償由于器件參數(shù)離散和傳輸路徑差異所造成的采樣數(shù)據(jù)誤差，該ADC具有針對每路ADC 數(shù)據(jù)的積分非線性（INL）、增益（Gain）、偏置（Offset）、相位（Phase）的控制和校正。EV8AQ160提供測試功能，且具有兩種測試方式，如表1所示，方便用戶根據(jù)自己的習(xí)慣對ADC是否正常工作進(jìn)行測試。

表1 測試模式說明Tab.1 Description of test mode

EV8AQ160共有380個(gè)外部管腳，按性質(zhì)主要分為模擬、數(shù)字兩部分。模擬部分引腳分為模擬電源和模擬輸入兩類。模擬電源為3.3 V，模擬輸入必須配置成差分輸入，并且具有500 mV的峰峰值。有4個(gè)差分模擬輸入，如AAI/AAIN，若前端信號是單端的，則必須經(jīng)過一個(gè)射頻轉(zhuǎn)換器將單端信號轉(zhuǎn)換為差分信號。數(shù)字部分包括1.8 V的數(shù)字電源以及輸出電源、時(shí)鐘輸入、數(shù)據(jù)輸出信號（包括數(shù)據(jù)溢出修正位）、SPI接口信號。其他信號包括SPI異步復(fù)位信號，掃描模式信號，同步信號，溫敏信號，參考阻抗信號、輸出共模電壓參考信號等。

3 EV8AQ160的串行控制端口

EV8AQ160的所有參數(shù)，包括通道選擇、旁路模式、編碼格式、輸出多路分離器、積分非線性校準(zhǔn)、偏置校準(zhǔn)、增益校準(zhǔn)、相位校準(zhǔn)等，均通過串行控制端口對相應(yīng)的控制寄存器進(jìn)行設(shè)置。串行控制端口寫入的字長為24 bit，8位地址A[7]到 A[0]，包括一位讀寫（R/W）控制位A[7]，以及 16位數(shù)據(jù) D[15]到D[0]，均以MSB首傳。串行控制端口由5條控制線組成，如表2所示。

表2 串行控制端口說明Tab.2 Description of serial control port

MOSI線上的序列應(yīng)該從讀寫控制位開始，當(dāng)R/W=1時(shí)進(jìn)行寫操作，時(shí)序見圖2（a），R/W=0時(shí)進(jìn)行讀操作，時(shí)序見圖2（b）。為使串行控制端口能正確配置ADC的控制寄存器，設(shè)計(jì)時(shí)序時(shí)要注意CSN在SCLK的第一個(gè)正脈沖上升之前須提前拉低，在最后一個(gè)正脈沖下降之前須提前拉高。

圖2 16位寄存器讀/寫時(shí)序Fig.2 Read/write timings of a 16-bit register

4 EV8AQ160工作模式的選擇

EV8AQ160可工作在3種模式下，分別為采樣率為1.25 Gbps的四通道模式，采樣率為2.5 Gbps的雙通道模式以及采樣率為5 Gbps的單通道模式。這樣，用戶可根據(jù)自身需求進(jìn)行選擇，增強(qiáng)了使用靈活性。

EV8AQ160內(nèi)部的4路ADC的時(shí)鐘均由同一外部輸入時(shí)鐘驅(qū)動(dòng)，即4路ADC共用時(shí)鐘電路。時(shí)鐘模塊接收外部的2.5 GHz時(shí)鐘，該時(shí)鐘信號會(huì)被2分頻為1.25 GHz，以驅(qū)動(dòng)內(nèi)部的采樣時(shí)鐘。

在四通道模式，同一個(gè)1.25 GHz時(shí)鐘直接驅(qū)動(dòng)4路ADC內(nèi)核以及跟蹤保持（T/H）模塊，此時(shí)將得到1.25 Gbps的等效采樣率。在雙通道模式下，同相1.25 GHz會(huì)驅(qū)動(dòng)A或C路ADC，反相的1.25 GHz會(huì)驅(qū)動(dòng)B或D路ADC，此時(shí)在交錯(cuò)模式下將得到2.5 Gsps的等效采樣率。在單通道模式下，同相的1.25 GHz時(shí)鐘驅(qū)動(dòng)A路ADC，同時(shí)反相的1.25 GHz時(shí)鐘驅(qū)動(dòng)B路ADC，同相的1.25 GHz時(shí)鐘經(jīng)過90°延遲后驅(qū)動(dòng)C路ADC，反相的1.25 GHz時(shí)鐘也經(jīng)過90°延遲后驅(qū)動(dòng)D路ADC，此時(shí)在交錯(cuò)模式下將得到5 Gsps的等效采樣率。

四通道模式，每路模擬輸入均一一對應(yīng)。雙通道模式，可任選其中兩路ADC構(gòu)成一組，本設(shè)計(jì)將A、B選為一組，C、D選為另一組，2路模擬信號從A路和C路分別輸入，如圖3所示。此時(shí)，A路模擬輸入信號將在內(nèi)部與B路ADC連通。同理，C路的輸入信號也會(huì)在內(nèi)部與D路ADC連通。單通道模式，模擬信號可在4路ADC中任選一路輸入，輸入信號將在內(nèi)部與其他3路ADC連通。

5 與FPGA的數(shù)據(jù)接口

圖3 雙通道模式時(shí)鐘驅(qū)動(dòng)（模擬信號從A和C輸入）Fig.3 Two-channel mode configuration（analog input A and analog input C）

通常ADC的輸出與高速邏輯電路相連，進(jìn)行數(shù)據(jù)的存儲(chǔ)和處理。EV8AQ160設(shè)置了兩種輸出工作模式，當(dāng)DMUX=1:1時(shí)，為優(yōu)化ADC的功耗，一半的數(shù)據(jù)輸出緩存（L端口數(shù)據(jù)位）將會(huì)關(guān)掉，此時(shí)的數(shù)據(jù)輸出率最高為1.25 Gsps，4路ADC全部工作時(shí)，輸出數(shù)據(jù)寬度為32位；當(dāng)DMUX=1:2時(shí)，全部數(shù)據(jù)輸出緩存均打開，數(shù)據(jù)輸出率最高為625 Msps，4路ADC全部工作時(shí)，輸出數(shù)據(jù)寬度為64位。

圖4 EV8AQ160雙通道模式1:2 DMUX模式的工作時(shí)序Fig.4 ADC timing in two-channel mode，1:2 DMUX mode

本設(shè)計(jì)中，ADC工作在雙通道模式下，且將A、B選為一組，C、D選為另一組，2路模擬信號從A路和C路分別輸入，以DMUX=1:2模式輸出，此時(shí)ADC的工作時(shí)序如圖4所示。在 （AAI，AAIN）上的輸入將會(huì)在 ALD0…ALD7，AHD0…AHD7和BLD0…BLD7，BHD0…BHD7上以交錯(cuò)模式輸出。同理，在（CAI，CAIN）上的輸入將會(huì)在 CLD0…CLD7，CHD0…CHD7和DLD0…DLD7，DHD0…DHD7上以交錯(cuò)模式輸出。內(nèi)部以1.25 GHz進(jìn)行采樣，輸出數(shù)據(jù)的同時(shí)輸出312.5 MHz同步采樣時(shí)鐘。

圖4所示ADC工作時(shí)序中，數(shù)據(jù)輸出延遲TOD是一個(gè)固定的延時(shí)值，TOD加上流水線傳輸延時(shí)就是總的輸出延時(shí)。為了能讓FPGA等接收系統(tǒng)同步接收2路輸入對應(yīng)的輸出數(shù)據(jù)，ADC內(nèi)部針對每路輸出做了延時(shí)控制，確保轉(zhuǎn)換數(shù)據(jù)能在同一相位輸出。從圖4中可知，1:2 DUMX，A路低8位輸出延遲4個(gè)時(shí)鐘周期，B路低8位延遲3個(gè)時(shí)鐘周期，A路高8位延遲2個(gè)時(shí)鐘周期，而B路高8位延遲1個(gè)時(shí)鐘周期。C、D路分別與A、B路延遲控制相同。

ADC輸出8路8 bit-625 Msps低電壓差分信號（LVDS）邏輯的數(shù)據(jù)，在采集系統(tǒng)設(shè)計(jì)中對與其接口器件的性能要求也較高。Xilinx公司Virtex-6系列型號為XC6VLX240T-1156C的FPGA具有高達(dá)200個(gè)專用LVDS差分邏輯接收通道，雙數(shù)據(jù)率（DDR）LVDS通道發(fā)送數(shù)據(jù)速率高達(dá)1.25 Gbps，接收數(shù)據(jù)速率也高達(dá)1.0 Gbps，能夠滿足接收EV8AQ160輸出數(shù)據(jù)和邏輯控制的要求。由于ADC的輸出和FPGA的輸入均設(shè)計(jì)為LVDS邏輯標(biāo)準(zhǔn)，因此ADC可直接與FPGA相連。Virtex-6系列FPGA內(nèi)部具有專門的LVDS處理單元，可實(shí)現(xiàn)LVDS邏輯的串/并降速轉(zhuǎn)換，降低速率后的數(shù)據(jù)給到內(nèi)部分布式處理算法（DPA）單元進(jìn)行精確處理。

圖5 用ChipScope Pro抓取ADC的輸出數(shù)據(jù)Fig.5 Output data of ADC using ChipScope Pro to get

本設(shè)計(jì)中，采用Xilinx公司ISE軟件中的ChipScope Pro工具將邏輯分析器、總線分析器和虛擬I/O小型軟件核直接插入到設(shè)計(jì)當(dāng)中，直接查看ADC輸出的數(shù)字信號，這些信號在操作系統(tǒng)速度下或接近操作系統(tǒng)速度下被采集，并從編程接口中引出，再將采集到的信號通過ChipScope Pro邏輯分析器進(jìn)行分析[5]。

首先讓ADC工作在采樣率為2.5 Gsps的雙通道模式下，用測試模式1來檢驗(yàn)ADC與FPGA之間的數(shù)據(jù)接口的準(zhǔn)確性。將測試程序下載到FPGA并運(yùn)行后，用ChipScope Pro抓取ADC的輸出數(shù)據(jù)如圖5（a）所示。然后在雙通道模式下不使用測試模式，輸入2 MHz的正弦信號，用ChipScope Pro抓取ADC的輸出數(shù)據(jù)如圖5（b）所示。

從圖5（a）中的數(shù)據(jù)可以看出，各個(gè)通道均以約定的格式輸出，說明ADC與FPGA之間數(shù)據(jù)接口已經(jīng)準(zhǔn)確連通。圖5（b）中，輸入正弦信號時(shí)用BUS PLOT工具將抓取到的數(shù)據(jù)實(shí)時(shí)畫圖，得到的波形平滑，計(jì)算其信噪比為43.7 dB，根據(jù)SNR與有效位數(shù)之間的換算公式：SNR=6.02N+1.76 （1）

計(jì)算得到ADC的有效位數(shù)為7.0 bit。實(shí)測表明，EV8AQ160具有較高的性能，整體指標(biāo)達(dá)到設(shè)計(jì)要求。

6 采樣時(shí)鐘的產(chǎn)生

任何高速模數(shù)變換器都對采樣時(shí)鐘的質(zhì)量非常敏感.采樣時(shí)鐘中的噪聲，特別是相位噪聲將反映都模數(shù)變換中，使得ADC的動(dòng)態(tài)性能降低[6]。為滿足EV8AQ160對高質(zhì)量采樣時(shí)鐘的要求，這里采用低抖動(dòng)、低相位噪聲鎖相環(huán)時(shí)鐘芯片AD9520-1提供2.5 GHz采樣時(shí)鐘。AD9520-1片內(nèi)VCO可從2.27 GHz調(diào)節(jié)到2.65 GHz，還支持外部3.3 V或5 V供電，頻率高達(dá)2.4 GHz的VCO/VCXO。AD9520-1支持SPI和I2C接口，片內(nèi)集成一片EEPROM可通過串行接口編程以及保存用于上電復(fù)位的用戶定義存儲(chǔ)器的設(shè)置。有4組共12個(gè)LVPECL時(shí)鐘輸出，任何一個(gè)LVPECL輸出在時(shí)鐘頻率不大于250 MHz時(shí)均可重新定義為2個(gè)CMOS輸出，并且在上電時(shí)可自動(dòng)同步所有的輸出。AD9520-1可為高速ADC、DAC、DDS、DUC等等提供驅(qū)動(dòng)時(shí)鐘，還可應(yīng)用于高性能無線收發(fā)器，自動(dòng)測試儀器（ATE）以及寬頻帶通信設(shè)施等。實(shí)測表明，低抖動(dòng)、低相位噪聲鎖相環(huán)AD9520-1能夠滿足EV8AQ160對時(shí)鐘的要求。

7 結(jié)束語

介紹了采樣速率高達(dá)5 Gsps的EV8AQ160型模數(shù)轉(zhuǎn)換器，并將其應(yīng)用在2.5 Gsps雙通道高速數(shù)字采集系統(tǒng)中。通過對ADC性能進(jìn)行測試，證明基于EV8AQ160的數(shù)據(jù)采集系統(tǒng)采樣速率達(dá)到了2.5 Gsps且輸出數(shù)據(jù)準(zhǔn)確性較高，信噪較好，可以應(yīng)用到其他高速ADC系統(tǒng)，如現(xiàn)代寬帶通信系統(tǒng)、航天航空、測控、醫(yī)學(xué)圖像、高速示波器、現(xiàn)代頻譜分析儀等。

[1]張寧，許洪光，張欽宇.AT84AD001型ADC在2 GHz高速信號采集系統(tǒng)中的應(yīng)用[J].電子設(shè)計(jì)工程，2006（10）:41-44.ZHANG Ning，XU Hong-guang，ZHANG Xin-yu.Application of ADC AT84AD001 in 2 GHz signal collection system[J].Electronic Design Engineering，2006（10）:41-44.

[2]English e2v Corporation.EV8AQ160 QUAD ADC Data Sheet[EB/OL].http://www.e2v.com/assets/media/files/documents/broadband-data-converters/doc0846I.pdf.

[3]ANALOG DEVICES.12 LVPECL/24 CMOS output clock generator with integrated 2.5 GHz VCO AD9520-1 data sheet[EB/OL].http://www.analog.com/static/imported-files/data_sheets/AD95 20-1.pdf.

[4]Xilinx Corporation.Virtex-6 series FPGA data sheets[EB/OL].http://www.xilinx.com.

[5]田耘，胡彬，徐文波.Xilinx ISE Design Suite 10.x FPGA開發(fā)指南[M].北京:人民郵電出版社，2008.

[6]田曉霞，阮林波，田耕.2 Gsps高速數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)[J].微計(jì)算機(jī)信息，2011，27（3）:40-41.TIAN Xiao-xia，RUAN Lin-bo，TIAN Geng.Designand implementation of 2 Gsps high-speed data acquisition system[J].Microcomputer Information，2011，27（3）:40-41.