張景遠，楊仕平

小型化低功耗數(shù)字平臺設(shè)計關(guān)鍵技術(shù)?

張景遠1，楊仕平2

（1.廣州市越秀區(qū)市政和水利管理所，廣州510100；2.廣州海格通信集團股份有限公司，廣州510663）

對于使用電池供電的背負式或手持電臺，電臺的平均功率消耗決定了電臺在戰(zhàn)場的可運作時間。因此，數(shù)字平臺的硬件設(shè)計和軟件設(shè)計都必須把電臺的大小、重量和電源（SWAP）的設(shè)計作為首要的考慮事項。從動態(tài)時鐘調(diào)整、電源供應調(diào)整、操作模式、工作周期影響、靜態(tài)和動態(tài)電源對比、硬件電源的小型化考慮以及可編程邏輯和ASIC的設(shè)計對比等多方面進行了研究，為構(gòu)建靈活的軟件無線電平臺體系結(jié)構(gòu)提供了參考。

軟件無線電；超短波；小型化低功耗；關(guān)鍵技術(shù)

1 引言

現(xiàn)代通信解決方案需要滿足軟件無線電（Software Defined Radio，SDR）提出的性能和靈活性，以及相關(guān)的處理能力要求［1］。對于體積大小和功耗都有限制的背負式、手持式電臺，進行小型化、低功耗數(shù)字平臺設(shè)計是現(xiàn)代化戰(zhàn)術(shù)通信遇到的最大挑戰(zhàn)之一。本文將從數(shù)字硬件設(shè)計、軟件控制兩方面研究SDR通用數(shù)字平臺小型化、低功耗設(shè)計方法，以期利用它們能夠提供一個靈活的SDR平臺體系結(jié)構(gòu)，并最小化電臺整機的體積大小和功耗。

2 SDR通用數(shù)字平臺簡介

SDR通用數(shù)字平臺負責承載各種通信協(xié)議與信號處理軟件，該平臺的工作效率與功能決定了系統(tǒng)的效率與功能。面對需要實現(xiàn)柵格網(wǎng)絡協(xié)議、高效的調(diào)制解調(diào)、高速糾錯編解碼等復雜算法，需要設(shè)計一種可適應多種頻段通信要求、高速率、自適應的多資源硬件平臺，并且可以通過加載不同的軟件實現(xiàn)不同的硬件功能，因此，通用數(shù)字平臺的設(shè)計是SDR電臺小型化、低功耗設(shè)計的關(guān)鍵。SDR通用數(shù)字平臺原理框圖如圖1所示。

由圖1可知，在SDR通用數(shù)字平臺上主要包括CPU、DSP、FPGA三大主要芯片，下面將從數(shù)字硬件設(shè)計與軟件控制電源設(shè)計兩方面研究SDR通用數(shù)字平臺的小型化、低功耗設(shè)計方法。

3 數(shù)字硬件設(shè)計中的空間和電源

軟件無線電中最大的技術(shù)挑戰(zhàn)就像正在開發(fā)中的美國聯(lián)合戰(zhàn)術(shù)電臺系統(tǒng)項目，在要求功能的同時，對大小、重量和功耗也有特別要求。根據(jù)美軍的報告，“為了達到寬帶網(wǎng)絡波形的所有性能，包括傳輸范圍，Cluster 1（更名為GMR）電臺要求非常多的內(nèi)存和處理電源，這又增加了大小、重量和功耗”。鑒于GMR電臺是針對陸地交通工具，這些交通工具都有自己的電源，報告更多的是與可拆卸的、電池供電的應用，比如手持機和單兵電臺有關(guān)。電臺的硬件和軟件設(shè)計團隊都有責任來使用集成的設(shè)計技術(shù)，以便使數(shù)字平臺盡可能少地消耗電源。

隨著客戶需求的增加，功能和靈活性只能由SDR提供，是可以通過數(shù)字軟件來實現(xiàn)的，不會增加射頻電路導致功耗顯著增加。不斷增加的帶寬和網(wǎng)絡性能是驅(qū)使數(shù)字基帶需要更強的內(nèi)存和處理能力的主要因素。如寬帶網(wǎng)絡波形（WNW）和士兵電臺波形（SRW），以及JTRS項目的軟件通信體系結(jié)構(gòu)（SCA）的需要，使得網(wǎng)絡波形和處理能力都達到了更高的要求。平衡這些高吐吞率的網(wǎng)絡波形處理需求，要求軍用電臺必須以節(jié)能的方式來設(shè)計，以便電池能夠提供更長的工作時間。

目前，已有很多技術(shù)能夠用來改善現(xiàn)代電子電路的功耗和尺寸。更低的核心電壓、更高效率的互連，以及更高效的設(shè)備設(shè)計，都可以促使在提供更多處理性能的同時，使用更少的功率。這些方法能夠被應用到任何設(shè)計，并且不需要對系統(tǒng)軟件有任何特殊的要求。本文剩下的部分，將會討論硬件設(shè)計概念，以及軟件輔助的硬件設(shè)計，以滿足低功耗基帶電臺的設(shè)計要求。

4 穩(wěn)壓器和功率樹

傳統(tǒng)的電源分配模式要求輸入電源提供的電壓，比電臺電路要求的電壓更高。傳統(tǒng)的電路中，用來提供這種電源分配的器件主要有開關(guān)穩(wěn)壓器和通過晶體管穩(wěn)壓器，這兩種基本的穩(wěn)壓器都有各自的優(yōu)點和弱點［2］。在SWAP限制的設(shè)計中，兩者在大小和功耗上都有減少的空間。這兩種穩(wěn)壓器類型有很多設(shè)計上的變種，但是總體上來說，通過晶體管穩(wěn)壓器更節(jié)省空間，開關(guān)穩(wěn)壓器更節(jié)能。

一個通過穩(wěn)壓器的效率依賴于該穩(wěn)壓器向下轉(zhuǎn)換的步長，以及和當前通過穩(wěn)壓器的電流。穩(wěn)壓器的效率可以表示如以下的關(guān)系：

由上述公式可知，向下轉(zhuǎn)換的步長越大，更多的能量消耗成為穩(wěn)壓器內(nèi)的熱量，這樣穩(wěn)壓器的效率就越低。除此之外，由于穩(wěn)壓器的效率與電源電流成指數(shù)關(guān)系，當電源電流增加時，效率會減小。

如上所述，輸入電壓越接近穩(wěn)壓器的輸出電壓，在穩(wěn)壓器中所浪費的電量就越少。因此，低損失的穩(wěn)壓器（LDO）在通過晶體管穩(wěn)壓器這一類型中占了主導地位。LDO穩(wěn)壓器將Vin／Vout的比率限制在一個很小的范圍以最小化電源損失。因此，當電壓向下轉(zhuǎn)換和電流相對較小時，可使用節(jié)省空間的通過晶體管穩(wěn)壓器。開關(guān)穩(wěn)壓器一般比通過晶體管穩(wěn)壓器更有效率，特別是當Vin／Vout比1大得多并且有高電流的時候。開關(guān)穩(wěn)壓器工作在某些形式的脈沖寬度調(diào)制，效率可達60%～90%。開關(guān)穩(wěn)壓器要求相對較大的感應器和電容器來過濾脈沖寬度調(diào)制。正是這種額外的支持電路，導致了開關(guān)穩(wěn)壓器比通過穩(wěn)壓器占用更多的空間。

理想的系統(tǒng)設(shè)計方法是混合使用的兩種穩(wěn)壓器。使用通過穩(wěn)壓器提供空間利用率，使用開關(guān)穩(wěn)壓器提高電源效率。便攜式電臺的一種經(jīng)典的方法是使用開關(guān)穩(wěn)壓器降低電源電壓，使低電壓分布在電臺的數(shù)字部分，當需要更低的電壓時，通過使用通過晶體管穩(wěn)壓器來進一步降低電壓。在進行電源調(diào)整和分配時，在大小和功率受限的情況下，通常的做法是在Vin／Vout比率和電流很小時使用通過晶體管穩(wěn)壓器來最佳化空間。在Vin／Vout和電流很高的時候，使用通過晶體管穩(wěn)壓器來最佳化效率。

5 FPGA靜態(tài)和動態(tài)電源

現(xiàn)代網(wǎng)絡波形促進了對性能的更高要求，要求使用處理能力更強的數(shù)字信號處理器。FPGA提供了一個吸引人的辦法，因為FPGA提高了可重復編程的能力和簡單的高水平并行優(yōu)勢，這些是DSP（即使是使用了流水線操作和并行執(zhí)行單元）所不可能達到的。采用FPGA是一種針對非電池供電通信系統(tǒng)的優(yōu)秀解決方案，但是，對于電池供電的系統(tǒng)，F(xiàn)PGA設(shè)備消耗了大量的電源，這種現(xiàn)象在FPGA設(shè)備的靜態(tài)電源消耗中最為顯著。靜態(tài)電源消耗歸因于晶體管泄漏電流。泄漏電流的主要是處于交叉點的相應二級管。這種靜態(tài)電流在設(shè)備通電的時候，簡單地消耗功率為熱量，而沒有進行任何邏輯處理。這對于電池供電的電臺來說，是非常不合要求的。

隨著FPGA設(shè)備在向著幾何更小的晶體管發(fā)展，以獲得更高的芯片密度和更快的動態(tài)速度，在每一個晶體管中泄漏的電流更加多了起來。

盡管FPGA設(shè)備允許完全的電路重復編程，這個優(yōu)勢也帶來相應的損失?？芍貜途幊痰腇PGA設(shè)備需要額外的信號路由設(shè)備，以及更快的開關(guān)邏輯來補償，這驅(qū)使FPGA工業(yè)邁向?qū)崿F(xiàn)最小的晶體管成為可能?，F(xiàn)代的FPGA設(shè)備是90 nm級別的，并且正快速向下一代65 nm級別發(fā)展。

這種幾何上的改進，加上額外的邏輯支持，更多地增加了FPGA設(shè)備的靜態(tài)電流。當納米級別降到70 nm以下時，泄漏的電流會占據(jù)支配地位，并且會消耗50%的電源。時鐘（動態(tài)）電源是對基本靜態(tài)電流的改進，它的邏輯是計時的。靜態(tài)和動態(tài)電流都會因為設(shè)備連接處的溫度升高而增加。大多數(shù)的電池是為手持電臺、單兵電臺和小型化電臺供電的，因此對于小型化軍用電臺，靜態(tài)和動態(tài)電源對熱量條件非常敏感，比如周圍的溫度、熱量下沉和氣流等。

作為可編程FPGA的另外一個選擇，經(jīng)典的130～250μm的CMOS ASIC設(shè)備擁有更多的邏輯（門和內(nèi)存），而靜電功率在毫瓦與微瓦之間［3］。CMOS ASIC中的動態(tài)功率同樣比FPGA設(shè)備少得多。FPGA設(shè)備要求額外的路由設(shè)備和其他支持電路來達到重復編程（這些都大大增加了動態(tài)和靜態(tài)的功率消耗），而ASIC設(shè)備不需要，相較于ASIC而言，這造成了在FPGA中的邏輯實現(xiàn)中大幅增加了功耗［4］。最近有一些關(guān)于在FPGA中降低功耗的研究，但是降低的幅度不及將邏輯從FPGA移到ASIC。

對所有的波形信號處理作一個完整的評估，任何設(shè)計都會因此而受益。一個平臺必須擁有這些功能，并且把這些功能分解為兩種類型：波形的通用功能與波形的特殊功能。只有那些要求各種波形的基礎(chǔ)具有真正的可重復編程特性的功能，才應該寄宿在FPGA內(nèi)部。另外，應該對處理功能的固定流程進行評估，看這些固定流程是否能夠寄宿在ASIC內(nèi)部，并在波形需要的時候可以被選定。這些設(shè)計技術(shù)確保只有那些必須寄宿在FPGA內(nèi)部的處理功能，才被分配給比較耗電的設(shè)備，減小了FPGA設(shè)備所要求的尺寸和電流的大小。ASIC設(shè)備和可配置的功能，以及較小的FPGA設(shè)備，提供了在實現(xiàn)高效率電源、復雜波形所需要的靈活性。為了達到電池供電的便攜式電臺的SWAP目標，這種方法最終會被使用。

6 動態(tài)功率節(jié)能方法

6.1 頻率調(diào)整

控制數(shù)字電路的頻率對功耗的影響是呈直線的，當時鐘頻率升高時，功耗以直線增加。大多數(shù)波形只要求在部分活動中使用高的處理速度。一個更明智的設(shè)計技術(shù)利用了這種變化，就是根據(jù)處理的需要，動態(tài)調(diào)整時鐘頻率。

某些微處理器由于內(nèi)部時鐘分布復雜和相位關(guān)系經(jīng)常被鎖定，不能提供動態(tài)的時鐘頻率調(diào)整，如PowerPC還沒有哪個版本支持動態(tài)時鐘頻率調(diào)整，但是很多RISC處理器沒有這個問題，比如ARM體系的RISC處理器支持某種形式的時鐘調(diào)整有很多年了。

圖2展示了一款典型的ARM微處理器核心電源時鐘和頻率的關(guān)系。這個設(shè)備有一個內(nèi)部時鐘分配器，可以通過軟件控制，設(shè)置時鐘的頻率為圖形中所示的離散值，同時也有一個配套的芯片用來控制核心電壓。

6.2 休眠模式

休眠模式是最簡單的時鐘調(diào)整方法。休眠模式具有極低的時鐘頻率（零到幾千赫），可達到非常低的功耗。休眠通常是硬件支持的狀態(tài)，在這種狀態(tài)下，處理器的指令執(zhí)行被有效地暫停，直到某個事件發(fā)生。休眠模式的功耗通常只有毫瓦級別到微瓦級別，休眠模式會被某種形式的中斷激活，比如計時器或者外部通信端口。

使用休眠模式對降低功耗有顯著的影響。比如，一個RISC處理器以400 MHz的頻率運行，在活動時可能消耗1 W，但是在休眠狀態(tài)只有500μW的功耗。平均省電與休眠的時間成正比，如果有一半時間處于休眠狀態(tài)，那么平均功耗大約是1／2 W。

6.3 電壓調(diào)整

通過減小核心板和總線的信號電壓來調(diào)整電壓，在現(xiàn)代數(shù)字系統(tǒng)中，這并不罕見。兩種方式都可以顯著降低功耗。從公式P=V2／R中可看出，功耗與V2成正比。當電壓降低，電流也相應降低，因此功耗成指數(shù)降低。特別是對于CMOS電路，這個關(guān)系是P=A×CL×V2×F，其中A是活躍常量，CL是負載容量，V是供電電壓，F(xiàn)是轉(zhuǎn)換頻率。從等式中可以看出，功耗與頻率成正比關(guān)系，與電壓成指數(shù)關(guān)系。

如果要調(diào)整電壓，必須說明的是，當時鐘頻率降低時，可能降低了核心供電電壓。因此，在微處理器和其他數(shù)字CMOS電路中，可能混合了某些形式的電壓-頻率調(diào)整。在圖2中上面的一條線展示了只調(diào)整頻率，而電壓是一個固定值的功耗；下面的一條線展示了在微處理器中，調(diào)整頻率和電壓兩者后的功耗改善情況。有專家指出，盡管這個關(guān)系確實是正確的，但可能達不到想要的效果。在較低的V

F下，瞬時的功耗很低，但是不大可能在執(zhí)行任何代碼段的時候，功耗都會更低。因此，在較低的時鐘頻率下，代碼要執(zhí)行的時間更長。如果一段代碼花500 ms在頻率A下面運行，它會以一半的功率在頻率A／2下運行1 s。

微處理器功率調(diào)整的另外一個重要問題是，SDR電臺的軟件環(huán)境是實時的。換句話說，很有可能有臨界代碼，必須以高時鐘頻率執(zhí)行。這意味著，不管是頻率還是V-F調(diào)整算法，都必須對臨界代碼區(qū)有極其快速的響應時間，這對動態(tài)電源的控制進行監(jiān)控和響應的代價是昂貴的。

7 軟件管理電源技術(shù)

7.1 靜態(tài)軟件方法

軟件無線電臺的特點是，能夠通過軟件控制電路的電壓和頻率調(diào)整。但是，為了能夠充分利用這種控制，波形代碼應該有電源管理的概念，并對電源管理進行支持［5］。簡單的波形，如果知道它的處理負荷和性能要求，將會使電臺以可行、最節(jié)能的方式運行。

7.2 簡單的狀態(tài)監(jiān)控

正如前面所討論的那樣，動態(tài)、連續(xù)的V-F調(diào)整可能會非常昂貴，一種更簡單、有效的方法是簡單地預測V-F的狀態(tài)轉(zhuǎn)換。前面討論了休眠模式時鐘降頻，基于此可對V-F調(diào)整做進一步的擴展，即不只在空閑狀態(tài)的出口和入口進行V-F調(diào)整，而是在所有其他外部程序都以最大的V-F來執(zhí)行。

休眠狀態(tài)在很多微處理器中都有硬件支持，這種方法在軟件中能夠擴展的狀態(tài)是空閑進程或者是掛起狀態(tài)。

這些可以被合并到操作系統(tǒng)中，以便默認的情況就是維持低的V-F狀態(tài)。當然，這會使得在退出低速狀態(tài)的時候有些潛在的問題，也就是最終會帶來更大的中斷延遲。但是，相對于動態(tài)的V-F調(diào)整算法，這可以簡單地進行分析和解決。

7.3 電臺狀態(tài)轉(zhuǎn)換

軍用電臺一般有多種不同的工作模式，如至少有發(fā)送、接收和休眠狀態(tài)。電臺在每一種狀態(tài)下都會有運行時間，在實現(xiàn)波形的時候，應該使用這些狀態(tài)來做V-F調(diào)整，可以使電臺在每一種狀態(tài)下最小化功率，這樣和其他的空閑、休眠狀態(tài)結(jié)合起來，可以進一步更多地降低功耗。這種狀態(tài)控制方法可以從處理器控制擴展到其他系統(tǒng)硬件中，一個軟件系統(tǒng)和電臺波形如果很清楚這些狀態(tài)和轉(zhuǎn)換，就可以利用這些來減少功耗并大幅延長電池使用時間。

8 結(jié)束語

現(xiàn)代網(wǎng)絡波形的使用需求對軟件無線電的設(shè)計提出了更高要求，對于小型化、低功耗設(shè)計人員來說是個挑戰(zhàn)。盡管摩爾定律幫助減少了空間和功耗問題，但對SWAP敏感的手持、背負電臺，必須通過數(shù)字平臺硬件的合理設(shè)計以及軟件的聯(lián)合控制，才能滿足小型化、低功耗的設(shè)計需求［6］。

［1］楊小牛.從軟件無線電到認知無線電，走向終極無線電——無線通信發(fā)展展望［J］.中國電子科學研究院學報，2008，3（1）：1-7.

YANG Xiao-niu.Software Radio，Cognitive Radio and Ultimate Radio—A Prospect of Wireless Communication［J］. Journal of China Academy of Electronics and Information Technology，2008，3（1）：1-7.（in Chinese）

［2］Magklis G，Semeraro G，Albonesi D H，et al.Dynamic Frequency and Voltage Scaling For A Multiple Clock Domain Microprocessor［J］.IEEE Microwave，2003，23（6）：62-68.

［3］Gonzalex R，Gordon B M，Horowitz M A.Supply and Threshold Voltage Scaling for Low Power CMOS［J］.IEEE Journal of Solid-State Circuits，1997，32（8）：1210-1216.

［4］AndreiA，Schmitz M T，Eles P，et al.Quasi-Static Voltage Scaling for Energy Minimization with Time Constraints［C］／／Proceedings of the Conference on Design，Automation and Test in Europe.Munich，Germany：IEEE，2005：514-519.

［5］Garcia A D，Perez L F，Acuna R F.Power Consumption Management On FPGAs［C］／／Proceedings of the 15th International Conference on Electronics，Communications，and Computers.［S.l.］：IEEE，2005：240-245.

［6］房志江.小型化及多頻段天線技術(shù)研究［D］.上海：上海交通大學，2009.

FANG Zhi-jiang.Research on a New Compact and Multiband Antenna Technology［D］.Shanghai：Shanghai Jiaotong University，2009.（in Chinese）

ZHANG Jing-yuan was born in Zhenping，Henan Province，in 1976.She is now an engineer.Her research concerns mechanical design and automation.

楊仕平（1974—），男，四川閬中人，博士，高級工程師。

YANG Shi-ping was born in Langzhong，Sichuan Province，in 1974.He is now a senior engineer with the Ph.D.degree.

Email：yspsir＠163.com

Key Techniques for Size，Weight and Power Constrained Digital Platform Design

ZHANG Jing-yuan1，YANG Shi-ping2
（1.Civicism and Irrigation Administrant Department of Yuexiu District，Guangzhou 510100，China；2.Guangzhou Haige Communication Group Incorporated Company，Guangzhou 510663，China）

For battery powered manpack and handhold radios，average power consumption of the radio dictates the operational life of the radio in battlefield operation.Many of these radio applications are also severely size and weight limited.Therefore，the digital platform design of both hardware and software must take into account size，weight and power（SWAP）as primary design considerations.This paper discusses best practices for hardware and software design in SWAP constrained radios.Topics covered are dynamic clock scaling，power supply scaling，modes of operation，duty cycle impact，static versus dynamic power，hardware power reduction considerations，and programmable logic versus ASIC designs.The work in this paper provides reference for building flexible software defined radio（SDR）architecture.

software defined radio；VHF；size，weight and power constrained；key technique

TN802

A

10.3969／j.issn.1001-893x.2012.07.007

張景遠（1976—），女，河南鎮(zhèn)平人，工程師，主要研究方向為機械設(shè)計及自動化；

1001-893X（2012）07-1087-05

2011-11-28；

2012-04-24