黃偉 劉濤 王華 潘衛(wèi)軍

（北京空間機電研究所，北京 100076）

1 引言

目前，F(xiàn)PGA被大量的應用于星載電子設備的數(shù)據處理、探測器中流程控制以及時序發(fā)生。隨著系統(tǒng)復雜度的增加，100萬門級以上規(guī)模的FPGA已經廣泛的應用于空間中[1]。然而隨著器件集成度的提高和工作電壓的降低，空間高能粒子對電子系統(tǒng)可靠性的威脅越來越大。防輻射加固是FPGA器件空間應用必須考慮的問題之一。

FPGA器件根據工藝和配置方式不同分為反熔絲型和SRAM型兩種?；诜慈劢z的FPGA一次燒寫成型，硬件固化，抗輻射的能力相對較強；基于電可擦除可編程只讀存儲器（Electrically Erasable Programmable Read-Only Memory，EEPROM）配置的SRAM型FPGA更容易受到空間輻射的影響[2]。但是，基于反熔絲的FPGA器件價格貴，不能重復燒寫，其邏輯門數(shù)也比SRAM型FPGA少。SRAM型FPGA因其具有豐富的資源以及靈活可配置的優(yōu)點，已被廣泛的應用于各種宇航電子設備中，因此有必要研究SRAM型FPGA受輻射影響的機理以及提高其防輻射性能的方法。

本文介紹了SRAM型FPGA受單粒子效應影響的機理，指明傳統(tǒng)的TMR設計架構存在的不足，在此基礎上提出了一種改進的TMR設計架構，并將該架構應用于某星載設備關鍵控制電路的TMR設計中。

2 SRAM型FPGA中的單粒子效應

基于SRAM的FPGA的電路功能是依靠存儲在SRAM型配置寄存器中的bits位實現(xiàn)的?？傮w上可分配置區(qū)和功能區(qū)。配置區(qū)的寄存器組成配置幀，其中的配置信息用于對功能區(qū)的可編程邏輯塊、可編程IO端口以及可編程互聯(lián)線的硬件編程[3]。功能區(qū)按照配置Bits位信息完成指定的功能。

空間輻照環(huán)境對SRAM型的FPGA造成的輻照效應主要有：總劑量效應（Total Ionizing Dose，TID）以及單粒子效應（Single-Event Effects，SEE）[4]?？倓┝啃憩F(xiàn)為互補金屬氧化物半導體（Complementary Metal Oxide Semiconductor，CMOS）器件長期受高能輻射而造成的性能退化，可以通過選擇新型材料，或者改善工藝來提高器件的使用壽命[5-6]。單粒子效應表現(xiàn)為單個高能粒子轟擊造成的器件工作異常，按照表現(xiàn)不同可分為單粒子翻轉（Single Event Upset，SEU）、單粒子瞬態(tài)（Single Event Transient，SET）以及單粒子功能中斷（Single Event Function Interrupt，SEFI）等。對于100萬門的電路而言，在深層太空中每個芯片的翻轉概率為1次/天[7]。因此，緩解單粒子效應對器件的威脅已經成為SRAM型FPGA空間應用應解決的首要問題。

典型6管CMOS實現(xiàn)的SRAM單元結構若受到宇宙高能粒子轟擊，有可能導致PMOS管與NMOS結合部位電子空穴分離，從而引起正負電荷的積累。積累的電荷量較小時會引起電路上的瞬態(tài)脈沖即SET，嚴重時將導致邏輯翻轉即SEU，也就是造成SRAM存儲單元存儲信息的改變。對于SRAM型FPGA，發(fā)生SEU的部位可能位于配置存儲區(qū)，也有可能位于功能區(qū)。若SEU問題發(fā)生在配置存儲區(qū)，可以通過將EEPROM中的信息重新載入FPGA的配置幀來解決[8]；若SEU問題發(fā)生在功能區(qū)，則可以選擇三模冗余設計技術來緩解。

3 傳統(tǒng)的TMR設計架構

通過三模冗余設計技術可以實現(xiàn)對SRAM型FPGA邏輯電路的防輻射加固，該設計技術將原電路邏輯復制3份，然后添加多數(shù)選擇器來緩解單粒子的影響。該架構能確保即使某一個分支發(fā)生邏輯錯誤，系統(tǒng)仍能正確運行，從而減小FPGA器件對SEU的敏感性。

傳統(tǒng)TMR設計架構對用戶邏輯（可分解為組合邏輯加上寄存器）進行了復制處理，3個相同的模塊接受3個相同的輸入，產生的結果送至多數(shù)選擇器，選擇器的輸出取決于3個輸入的多數(shù)，如圖1所示。

假設某一天用戶邏輯因SEU的影響而出錯的概率為P0，選擇器出錯概率為P1，兩者都采用FPGA中相同的邏輯資源實現(xiàn)，因此具有相同的數(shù)量級，根據文獻[7]，該數(shù)值應該小于百萬分之一。TMR操作之后，用戶邏輯出錯的概率為PA，計算過程如式（1）：

由式（1）可見，用戶邏輯經TMR操作后，電路受SEU影響而出錯的概率大大降低，但仍存在如下不足：

1）如圖2所示，時鐘線若受到SET影響，有可能使中間結果被鎖存，導致輸出結果錯誤；

2）若組合邏輯受SEU影響，由于電路沒有提供寄存器錯誤恢復機制，導致本路錯誤不能恢復；

3）選擇器的抗SEU的性能決定了整個TMR設計的性能，若多數(shù)選擇器受SEU影響，將導致輸出錯誤。

圖1 傳統(tǒng)TMR電路結構Fig.1 Traditional TMR circuit structure

圖2 傳統(tǒng)TMR時鐘易受SET影響Fig.2 Traditional TMR’s clock vulnerable to SET

4 改進的TMR設計架構

針對傳統(tǒng)TMR設計架構的不足，圖3給出了一種改進的TMR設計架構：首先將用戶輸入信號以及時鐘進行3模備份；然后將用戶邏輯復制3份，對寄存器的輸出結果做多數(shù)選擇，多數(shù)選擇器也做3模備份；多數(shù)選擇器之后添加前向的反饋回路；對多數(shù)選擇器的輸出結果進行少數(shù)選擇處理，其結果作為輸出三態(tài)門的使能，該選擇器能夠在本路輸入與其它兩路都不同時，將本路輸出三態(tài)門設置為高阻。3個三態(tài)門的輸出在FPGA的輸出端口上實現(xiàn)線與。

圖3 改進的TMR設計架構Fig.3 Improved TMR design framework

假設少數(shù)選擇器某一天受SEU影響而出錯的概率為P2，則該TMR設計架構受SEU影響而出錯的概率PB為：

式中 P0為用戶邏輯因SEU的影響而出錯的概率；P1為選擇器出錯概率；PA為用戶邏輯經過傳統(tǒng)TMR方法加固后受SEU的影響而出錯的概率。

由文獻[7]可知P0，P1，P2都在百萬分之一的數(shù)量級，結合式（2）可見，與傳統(tǒng)TMR架構相比，改進的TMR架構抗SEU的能力顯著提高，具有以下4個特點：

1）對輸入時鐘進行3模備份，即使某一路時鐘受到SET影響，仍能保證結果正確；

2）多數(shù)選擇器也進行了3模備份，這樣即使某一選擇器受SEU影響出錯，仍可保證結果正確；

3）多數(shù)選擇器后面添加了反饋回路，可以及時糾正由組合邏輯帶來的寄存器錯誤；

4）FPGA對PCB板的輸出端口添加了少數(shù)選擇器，該選擇器能夠在本路輸入與其它兩路不同時，將本路輸出三態(tài)門設置為高阻，這樣就不影響正確結果輸出。

為了節(jié)省有限的邏輯資源，應盡可能的選用FPGA中的底層硬件資源完成TMR所需的操作。

5 某關鍵控制電路的TMR設計

某星載設備的FPGA軟件具有紅外探測器時序控制及數(shù)據編碼功能。頂層工程文件名為TimingTop，其中的Cp_DetClkGen模塊實現(xiàn)對探測器的加斷電控制功能，只有溫度下降到某一個閾值之下，并且接收到三線串口的加電指令之后，才能夠對探測器加電。若溫度不滿足要求或者沒有收到加電指令，電路受SEU影響而給探測器加電，有可能造成探測器的永久損傷，導致系統(tǒng)失效，因此必須要對其進行設計加固。

借助于集成開發(fā)環(huán)境（Integrated Synthesis Environment，ISE），將改進的TMR架構應用于Cp_DetClkGen模塊，對其進行三模加固。如圖4實現(xiàn)流程分3步：

圖4 TMR實現(xiàn)流程Fig.4 TMR realization flow

1）建立第一個ISE工程并綜合得到.ngc格式網表文件，對綜合后的網表文件進行仿真；

2）對1）中得到的Cp_DetClkGen模塊.ngc網表文件進行TMR操作，生成三模加固后的.edif格式網表；

3）建立第二個ISE工程，將步驟2）中的edif文件作為頂層，對其進行綜合、布局布線，生成Bit文件。為了驗證三模加固操作的正確性，對三模操作后的網表文件進行仿真。

Cp_DetClkGen資源占用情況及整個TimingTop工程TMR操作前、后資源占用情況如表1所示。通過表中數(shù)據對比可見，邏輯資源增加約為Cp_DetClkGen占用資源的2倍，符合預期。

?

目前該型號電路已經在軌穩(wěn)定運行，沒有觀察到控制電路誤操作現(xiàn)象。

6 結束語

本文闡述了SRAM型FPGA受SEU影響的機理，分析及實踐表明TMR設計方法可以有效緩解SEU對該類型器件的威脅。在分析傳統(tǒng)TMR設計架構的不足之后，提出了一種改進的TMR架構，并利用該架構對某星載設備關鍵控制電路進行了TMR設計。TMR操作前后資源變化表明，改進后的方法成功的實現(xiàn)了對指定模塊的TMR設計。

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