萬維俊 劉斯揚 孫 虎 孫偉鋒

(東南大學國家專用集成電路系統(tǒng)工程技術研究中心，南京 210096)

p型橫向延伸漏區(qū)MOS管(p-type lateral extended drain MOS transistors，pLEDMOS)具有工作電壓高、導通電阻小、制造工藝簡單以及易于與標準CMOS工藝兼容等優(yōu)點，在等離子平板顯示驅動芯片、電源管理芯片以及半橋驅動芯片等產(chǎn)品中被廣泛地應用.其中，pLEDMOS的柵氧化層必須做得很厚，以便在器件開態(tài)下能夠承受很高的柵源電壓.實際工藝中，為了節(jié)約制造成本，常利用場氧化層做柵氧化層(field gate oxide，F(xiàn)G)［1］.但由于厚柵氧的阻擋作用，在制造過程中很難利用自對準工藝實現(xiàn)源端的P+注入.為了防止器件溝道不開啟，在生長厚柵氧以及淀積多晶硅前，在器件源端先以高能量注入硼離子形成一個p型緩沖區(qū)(pbuffer region)，從而形成了FG-pLEDMOS器件中特有的結構.實際工作中，F(xiàn)G-pLEDMOS主要用作輸出驅動電路的上管，工作在開關狀態(tài)，即低柵源電壓(Vgs)和高漏源電壓(Vds)或高柵源電壓(Vgs)和低漏源電壓(Vds)條件下［2］.目前，對 pLEDMOS器件的熱載流子效應的研究主要集中在低Vgs和高Vds條件下［3-5］，而對于高 Vgs和低 Vds應力條件下的熱載流子退化至今仍然鮮有報道.文獻［6］的研究結果表明，在高 Vgs和低 Vds條件下，nLEDMOS器件中的熱載流子退化主要是由于在溝道區(qū)靠近源端處的熱載流子注入引起的.然而，與nLEDMOS不同的是，在FG-pLEDMOS中，由于源端特有的p型緩沖區(qū)結構，高Vgs和低Vds應力條件下的熱載流子退化存在新的機理，影響器件性能的退化.

本文研究了高Vgs和低Vds應力下FG-pLEDMOS器件的熱載流子退化機理，并揭示了不同p型緩沖區(qū)長度影響FG-pLEDMOS器件退化的機制.

1 器件結構

圖1為基于0.5 μm體硅工藝制造研究的FG-pLEDMOS器件的剖面結構圖，主要結構與工藝參數(shù)如下:漂移區(qū)長 5 μm，溝道區(qū)長 4 μm，p 型緩沖區(qū)與柵極的交疊區(qū)長A=0.3 μm，柵距源端P+的距離B=0.6 μm，柵氧化層的厚度與場氧化層的厚度相同，均為 400nm.該器件的開啟電壓為－10.5 V，關態(tài)擊穿電壓為100 V.為了研究器件的退化機理以及不同p型緩沖區(qū)長度對器件熱載流子退化的影響，對圖1中的結構參數(shù)A設置了多個不同值，并流片制造.本文所研究的器件均為4端口，以便進行電荷泵(charge pumping，CP)測試.

圖1 FG-pLEDMOS的剖面結構圖

2 測試方法

2.1 應力退化測試

為了研究高Vgs和低Vds應力條件下的退化，選用的應力條件為Vgs=－100 V，Vds=－10 V，整個應力過程在室溫下進行，且周期性地每過一段時間監(jiān)測一次器件的線性區(qū)漏電流 Idlin(在 Vgs=－15 V，Vds=－0.1 V條件下測得)和閾值電壓Vt(Vgs從0 V 掃到 －15 V，Vds= －0.1 V，利用最大跨導法求得).總應力時間為5 000 s.

2.2 電荷泵測試

電荷泵技術作為一種目前最有效的研究熱載流子造成器件退化的技術手段，能夠直接測量MOS器件柵極下方的硅和二氧化硅界面的界面態(tài)數(shù)量(Nit)及分布，從而反映出器件受熱載流子損傷的程度和位置.對于p型MOS器件，器件的源端與漏端短接并與襯底間接一反偏電壓，通過給柵極加一脈沖電壓，使柵極下方區(qū)域在“反型”與“積累”之間不斷變化，在“反型”狀態(tài)時，來自源端和漏端的空穴會被柵極下方硅和二氧化硅界面處的界面態(tài)俘獲;當處于“積累”狀態(tài)時，這些被俘獲的空穴便會和來自襯底的電子復合，在襯底端產(chǎn)生復合電流即電荷泵電流(Icp)［7-8］.Icp與對應柵下的界面態(tài)密度(Dit)成正比，因此器件在應力前后差值Icp的大小即可反映出器件界面態(tài)密度在應力過程中的增量大?。?］.為了提取器件柵極下方不同區(qū)域的界面態(tài)數(shù)量，對器件柵極下方各個區(qū)域分別達到“積累”、“反型”狀態(tài)所需要的柵壓進行了仿真，仿真結果如圖2所示，并定義達到積累狀態(tài)的柵壓為Vgh，達到反型狀態(tài)的柵壓為Vgl.

圖2 柵極下方各區(qū)域的Vgh與Vgl的仿真結果

對于本文研究的FG-pLEDMOS，柵極下方區(qū)域包括溝道區(qū)、積累區(qū)、p型緩沖區(qū)，總的Icp應為溝道區(qū)、積累區(qū)、p型緩沖層區(qū)3個區(qū)域的Icp的疊加，圖3為通過變化脈沖基準電壓(Vbase)得到的CP曲線.利用圖2中的數(shù)據(jù)，可以區(qū)分出3個區(qū)域在總的CP曲線上的主要作用區(qū)間，也可以得出器件中所關心位置的Icp，通過比較應力前后該位置Icp的差值(ΔIcp)來反映該處在應力過程中界面態(tài)的增量.

圖3 FG-pLEDMOS的 CP 測試曲線(A=0.3 μm)

3 實驗結果與討論

3.1 高Vgs和低Vds下的退化機理

圖4為該器件在高 Vgs和低 Vds下Idlin和 Vt隨應力時間的退化曲線，其中，ΔIdlin為漏電流退化量，ΔVt為閾值電壓退化量.從圖中可以看出，Vt在應力過程中基本沒有退化，而Idlin隨著應力時間的增加不斷減小，在1 000 s之后，退化逐漸趨于飽和，這與文獻［10］的結論一致.

圖4 Idlin與Vt隨應力時間的退化曲線

閾值電壓Vt基本沒有退化，表明在應力過程中柵氧化層并沒有俘獲電荷，而Idlin不斷減小，表明載流子的有效遷移率不斷降低.為了揭示其中的退化機理，利用二維TCAD仿真軟件對器件內(nèi)部垂直于Si/SiO2界面的縱向電場和靠近Si/SiO2界面處的碰撞電離率的分布進行了仿真.圖5(a)為高Vgs和低Vds下沿Si/SiO2界面縱向電場的分布，縱向電場為負，表明其方向為從體內(nèi)指向表面，有利于空穴的注入，另外，縱向電場的峰值出現(xiàn)在溝道區(qū);圖5(b)為相同條件下沿Si/SiO2界面碰撞電離率的仿真結果，與縱向電場的結果類似，碰撞電離率主要出現(xiàn)在溝道區(qū)，且峰值位置與縱向電場相同.由圖5可知，在高Vgs和低Vds條件下，由于嚴重的碰撞電離，溝道區(qū)出現(xiàn)了大量的電子空穴對，其中空穴在縱向電場的加速下，注入到柵氧化層，但空穴并沒有被柵氧化層俘獲，而是形成大量的界面態(tài)，進而造成溝道區(qū)中載流子的有效遷移率降低，導致線性區(qū)漏電流Idlin的退化.

圖5 pLEDMOS中柵極下方SiO2/Si界面的仿真結果

3.2 不同p型緩沖區(qū)長度對退化的影響

圖1顯示出p型緩沖區(qū)主要由A，B兩段組成，為了研究p型緩沖區(qū)長度的影響，這里通過保持B不變、改變A的長度得到了3種不同p型緩沖區(qū)長度的器件，其中 A 分別為0.3，0，－0.3 μm.由于Vt在應力過程中基本沒有退化，因此這里只比較3個器件的Idlin隨應力時間的退化，結果見圖4.從圖中可以看出，3個器件的退化趨勢相同，p型緩沖區(qū)長度越小，Idlin的退化量則越大.

圖5(a)為3個器件Si/SiO2界面的縱向電場隨器件橫向位置的分布情況.圖中顯示，3個器件縱向電場的峰值都出現(xiàn)在溝道區(qū)，不同之處在于峰值所對應的器件橫向位置以及峰值大小的變化.峰值橫向位置的變化由溝道下方的電勢分布決定，而電勢的分布取決于零電位(0 V)的p型緩沖區(qū)、高負電位(－100 V)的柵極以及低負電位(－10 V)的漏極.因此，p型緩沖區(qū)相對柵位置的變化必然引起電勢分布的變化，從而導致縱向電場峰值位置有相應的偏移.另一方面，電勢分布的變化又會引起縱向電場峰值本身大小的改變.在Si/SiO2界面處，縱向電場的大小反映了注入的難易程度，縱向電場越大，就越有利于空穴的注入.圖5(b)給出了3個器件中靠近Si/SiO2界面處碰撞電離率隨器件橫向位置的分布情況.與縱向電場的分布類似，不同器件中碰撞電離率也出現(xiàn)峰值位置和大小的變化.碰撞電離率的大小反映了該處產(chǎn)生電子空穴對的多少，電離產(chǎn)生的電子空穴對越多，就會有越多的載流子經(jīng)縱向電場的加速對該處界面造成損傷，形成界面態(tài).圖5(b)中仿真數(shù)據(jù)顯示，p型緩沖區(qū)長度的微小變化導致了碰撞電離率高達3倍的差異.結合圖5(a)和(b)可以看出，隨著p型緩沖區(qū)的減小，溝道區(qū)的縱向電場變大，同時，溝道區(qū)的碰撞電離率也成倍地增大，這就使得有更多的空穴對Si/SiO2界面造成損傷，形成更多的界面態(tài)，從而導致Idlin的更大退化.

為了進一步驗證3個器件在應力過程中的退化機理，進行了CP實驗.在應力退化實驗中，分別在選定的時間點對器件進行CP測試.選擇縱向電場和碰撞電離率的峰值位置即退化最嚴重的位置，測得應力過程中不同器件在該位置處的ΔIcp(用ΔIcp，Emax表示)隨應力時間的變化，結果如圖6所示.從圖中可以看出，p型緩沖層區(qū)越小，ΔIcp，Emax隨應力時間的增長越快.結合前面給出的CP測試的基本原理可知，CP電流正比于界面態(tài)密度，應力過程中CP電流的變化反映了界面態(tài)密度的變化.由CP實驗的結果可知，界面態(tài)數(shù)量的增加趨勢與器件Idlin退化的趨勢一致，從而驗證了對器件退化機理的解釋.

圖6 最大電場位置處的ΔIcp隨應力時間的變化

4 結語

研究了高Vgs和低Vds應力條件下FG-pLEDMOS器件的熱載流子退化機理以及器件源端p型緩沖區(qū)長度對器件熱載流子退化的影響.研究結果表明，在高Vgs和低Vds應力條件下，熱載流子退化的原因是由溝道區(qū)界面態(tài)產(chǎn)生的，且增加p型緩沖區(qū)的長度，會使溝道區(qū)熱載流子退化得到一定的改善.實際在設計p型緩沖區(qū)的長度時，還要綜合考慮到對導通電阻和閾值電壓等參數(shù)帶來的影響.

References)

［1］ Sun Weifeng，Wu Hong，Shi Longxing，et al.On-resistance degradation under different stress condition in high voltage pLEDMOS transistors and an improved method［J］.Journal of Semiconductors，2008，29(2):214-218.

［2］ Sun Weifeng，Wu Hong，Shi Longxing，et al.On-resistance degradations for different stress conditions in high-voltage pLEDMOS transistor with thick gate oxide［J］.IEEE Electron Device Letters，2007，28(7):631-633.

［3］ Sun Hu，Qian Qinsong，Sun Weifeng，et al.Comparison of the on-resistance degradation in pLEDMOS with the different geometrical parameters［C］//Proceedings of the10th International Conference on Solid-State and IntegratedCircuitsTechnology. Shanghai， China，2010:1619-1623.

［4］ Enichlmair H，Park J M，Carniello S，et al.Hot carrier stress degradation modes in p-type high voltage LDMOS transistors［C］//47th IEEE Annual International Reliability Physics Symposium.Montreal，Canada，2009:426-431.

［5］ Chen J F，Tian K S，Chen S Y，et al.An investigation on anomalous hot-carrier-induced on-resistance reduction in n-type LDMOS transistors［J］.IEEE Transactions on Device and Materials Reliability，2009，9(3):459-463.

［6］Aresu S，de Ceuninck W，Groeseneken G，et al.Evidence for source side injection hot carrier effects on lateral DMOS transistors［J］.Microelectronics Reliability，2004，44(9/10/11):1621-1624.

［7］ Groeseneken G，Maes H E，Beltran Nicolas，et al.A reliable approach to charge-pumping measurements in MOS Transistors［J］.IEEE Transactions on Electron Devices，1984，31(1):42-53.

［8］ Heremans P，Witters J，Groeseneken G，et al.Analysis of the charge pumping technique and its application for the evaluation of MOSFET degradation［J］.IEEE Transactions on Electron Devices，1989，36(7):1318-1335.

［9］ Chen J F，Lee J R，Wu Kuo-Ming，et al.Off-state avalanche-breakdown-induced on-resistance degradation in lateral DMOS transistors［J］.IEEE Electron Device Letters，2007，28(11):1033-1035.

［10］Moens P，Tack M，Degraeve R，et al.A novel hothole injection degradation model for lateral nDMOS transistors［C］//IEEE International Electron Devices Meeting.Washington，DC，USA，2001:877-880.