夏莉莉

中國航空工業(yè)集團公司洛陽電光設(shè)備研究所，遼寧 沈陽 471009

探討EDA技術(shù)在電子設(shè)計中的應(yīng)用

夏莉莉

中國航空工業(yè)集團公司洛陽電光設(shè)備研究所，遼寧 沈陽 471009

電子設(shè)計自動化即EDA已經(jīng)成為電子設(shè)計的一個發(fā)展潮流，EDA技術(shù)的產(chǎn)生與發(fā)展帶來了全新的技術(shù)理念，對電子設(shè)計行業(yè)產(chǎn)生巨大影響。在當今世界的技術(shù)發(fā)展趨勢中，EDA技術(shù)的應(yīng)用越來越廣泛，起著重要作用。本文旨在通過闡述EDA技術(shù)的發(fā)展優(yōu)勢，對其在電子設(shè)計中的應(yīng)用作進一步探討。

EDA技術(shù)；電子設(shè)計；應(yīng)用

伴隨著信息化社會的高速發(fā)展，EDA技術(shù)逐步發(fā)展起來，并越來越廣泛地被應(yīng)用到電子設(shè)計的各個領(lǐng)域中去，與傳統(tǒng)的電子方法相比較，電子設(shè)計自動化具有更加強大優(yōu)勢與特點。EDA技術(shù)的依托基礎(chǔ)是計算機，綜合了多學(xué)科的技術(shù)成果。本文旨在通過對EDA的具體分析，結(jié)合具體實例深入探討其在電子設(shè)計中的應(yīng)用。

1 EDA技術(shù)的發(fā)展優(yōu)勢分析

EDA技術(shù)中，以大規(guī)模的可編程邏輯器件為載體，能夠?qū)崿F(xiàn)硬件的電路設(shè)計。目前采用的器件是復(fù)雜可編程邏輯器件即CPLD和現(xiàn)場可編程門列陣即FPGA兩大類。電子設(shè)計自動化從傳統(tǒng)電子設(shè)計最開始的“手工”階段發(fā)展到了“計算機作輔助”的階段。這個發(fā)展的過程充分展現(xiàn)了EDA技術(shù)的特點及其發(fā)展優(yōu)勢。

1.1 無論是CPLD還是FPGA，它們的編程方式都能夠比較容易地實現(xiàn)無線編程、或者其他在線編程，并且兩類編程邏輯器件都具有相當良好的加密功能。

1.2 針對MCU所特有的不可靠復(fù)位以及PC跑飛等缺陷，EDA技術(shù)都已經(jīng)完全克服，不存在這些固有缺陷，并且能夠?qū)⒄麄€的系統(tǒng)下載到同一個芯片當中，既縮小了體積，又方便進行管理和屏蔽，大大降低了在電子設(shè)計中的風險。由此得出，EDA技術(shù)具有較高的可靠性。

1.3 針對有些通信協(xié)議的復(fù)雜多變特性，能夠利用VHDL對FPGA進行高效、靈活處理，并且能夠快速地適應(yīng)升級之后的標準。事實上，F(xiàn)PGA具有的到容量、快速、高效的技術(shù)特點，這些特點趨勢主要是為了適應(yīng)通信領(lǐng)域應(yīng)用的發(fā)展。

1.4 EDA技術(shù)使得其器件的功能模塊能夠同時工作，以此實現(xiàn)各個級別的任務(wù)，甚至是多個任務(wù)并行執(zhí)行。這樣既加快了EDA技術(shù)的運行效率，又能夠使得FPGA運算系統(tǒng)超出通用處理器的數(shù)百倍。

2 EDA技術(shù)設(shè)計流程解析

2.1 源程序

電子設(shè)計工程的首要步驟就是要利用EDA技術(shù)的器件軟件通過文本或者圖形編輯器，以文本或者圖形的方式展示出來。無論是圖形編輯器還是文本編輯器，首先應(yīng)當要通過EDA工具對這兩種方式進行排錯編譯，將其轉(zhuǎn)化為VHDL的文件格式，使其能夠為深入的邏輯綜合做好前提準備。在進行邏輯綜合之前應(yīng)當將VHDL描述內(nèi)容做行為仿真，就是將其源程序送到其仿真器中進行仿真。該仿真行為是以VHDL語言為依據(jù)的，與具體的電路是沒有關(guān)系的。

2.2 邏輯綜合

通過綜合器把電路設(shè)計的高級語言描繪轉(zhuǎn)化成為低級的語言描繪，該過程就是邏輯綜合。邏輯綜合的過程也是對電子設(shè)計目標進行優(yōu)化的過程。在進行邏輯綜合之后能夠?qū)HDL網(wǎng)表文件送到仿真器中進行仿真操作，其結(jié)果與功能基本保持一致。

2.3 目標器件

邏輯透配是指對生成的網(wǎng)表文件針對某個具體的目標器件進行映射操作。這個過程包括器件配置、布線操作等，在指定的目標器件中進行配置，產(chǎn)生下載文件，之后可以對時序進行仿真操作。VHDL仿真器在運行的過程中已經(jīng)對EDA器件的屬性特征進行了全面充分的考慮，因此能夠保證時序結(jié)果的精確性。

2.4 硬件仿真與測試

在電子設(shè)計當中，經(jīng)常會通過FPGA來完成對電子系統(tǒng)設(shè)計的功能檢測，檢測完成之后通過VHDL進行設(shè)計，最后呈現(xiàn)結(jié)果。這是硬件的仿真過程。而硬件的測試過程是指針對于CPLD以及FPGA直接應(yīng)用到設(shè)計的過程當中，將文件下載之后，對電子設(shè)計過程進行功能檢測。

在對EDA技術(shù)進行的功能及時序仿真階段，如果在仿真過程中沒有發(fā)現(xiàn)任何問題，就可以將生成的文件下載到目標芯片當中。在這個過程中，應(yīng)當注意以下幾個重要事項：

（1）不可以采取反相器串聯(lián)法來構(gòu)成“延時電路”。

（2）在輸入引腳時不可以懸空，必須通過有源信號進行驅(qū)動，將不使用的引腳進行接地。

（3）器件電源和接地的地線引腳應(yīng)當要可靠連接。

（4）為了方便EDA技術(shù)應(yīng)用的擴展和設(shè)計，在對要使用的器件進行選擇時，要使得邏輯單元以及引腳要有一定的數(shù)量余量。

（5）要注意把握好環(huán)境的變化，防止對器件造成過熱引起故障。

3 8255A芯片設(shè)計中EDA技術(shù)的應(yīng)用分析

8255 A芯片就是指型號為8255的一種可編程外設(shè)接口電路，它具有較強的通用性，使用靈活，通過此型號芯片可以實現(xiàn)與外設(shè)的直接鏈接。由于它是比較典型的并行接口芯片，在各種微型機以及單片機的接口電路中得到廣泛應(yīng)用。8255A的工作方式分為三種：方式0、1、2。工作方式中的方式0，是最簡單常用的也是最基本的輸入和輸出方式。在進行8255A所謂方式0 過程中，為了實現(xiàn)其功能，可以通過采用EDA技術(shù)的應(yīng)用來設(shè)計一個并行接口電路。在設(shè)計的接口電路中，對CPLD和FPGA資源的占用比例比較小，完全能夠?qū)⒍鄠€電路模塊進行嵌入，以此共同使用一片CPLD或者FPGA資源，從而將電路設(shè)計簡單化，同時提高了集成度和穩(wěn)定性能。

3.1 8255 A端口及構(gòu)造體說明

該設(shè)計模塊中PPI端口一共定義了40個引腳，定義與8255A是相同的。端口的構(gòu)造體許多都是輸入輸出的雙向引腳，其端口是相互對應(yīng)的。在EDA軟件生成的電路符號表示的是PPI的外部特征，如圖所示：

在芯片端口的構(gòu)造體內(nèi)部，都是通過bus-in和bus-out總線來實現(xiàn)。

3.2 構(gòu)造體進程說明

PPI的構(gòu)造體包括5個進程，主要是讀進程、寫進程以及形成pa、pb、pc三態(tài)輸出進程。其中pa、pb和pc進程比較簡單，不需要做詳細說明，在這里主要分析讀、寫兩個進程。

（1）讀進程工作就是指在片選信號和讀信號都有效時，從各個端口對外部設(shè)備提供的信息數(shù)據(jù)進行讀入。此外讀進程對數(shù)據(jù)線總線的信息數(shù)據(jù)進行描述并且通過三態(tài)緩沖器進行實現(xiàn)。

（2）寫進程工作就是在片選信號和寫信號有效時，將總線上的數(shù)據(jù)信息寫入到bus-out總線上，與此同時，將總線上的最高數(shù)據(jù)位進行寄存器保存，便于以后對使用方式的判別。因為在寫進程中，VHDL語言編程方法與讀進程中的十分相似，再加上源程序比較長，所以本文沒有給出詳細的源程序。

將PPI模塊進行編譯、邏輯綜合之后，將其文本數(shù)據(jù)下載到芯片當中，將已生成的EDA器件應(yīng)用到實際的電路設(shè)計中，能夠完好實現(xiàn)8255A的輸入輸出功能。

4 結(jié)語

隨著電子信息的快速發(fā)展，EDA技術(shù)的快速發(fā)展與完善為電子設(shè)計水平的提高提供了技術(shù)支持與實力保障。可以說EDA技術(shù)的應(yīng)用為電子設(shè)計行業(yè)帶來了一次技術(shù)上的革新，這就要求電子設(shè)計工程師要熟練掌握好EDA技術(shù)，在提高效率的同時，開發(fā)出更多具有高性能的電子產(chǎn)品。使得EDA技術(shù)更好地適應(yīng)社會發(fā)展，增強自身競爭實力，并推動電子系統(tǒng)不斷向集成化、大規(guī)?；姆较蚩焖侔l(fā)展。

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10.3969/j.issn.1001-8972.2012.11.065