楊 兵 ，羅 靜，于宗光1，

(1.江南大學物聯(lián)網(wǎng)學院，江蘇 無錫214122;2.中國電子科技集團公司第五十八研究所，江蘇 無錫214035)

大規(guī)模集成電路面臨的一個普遍的可靠性問題是由ESD((Electro－Static－Discharge)靜電引起的芯片失效問題，行業(yè)有足夠多的報道及實踐證明，至少35%的芯片失效是由ESD 失效引起的［1］。所以ESD 防護設(shè)計是值得電路設(shè)計師高度關(guān)注的一個焦點。并隨著芯片制造工藝技術(shù)向亞微米、深亞米及納米級發(fā)展，芯片的規(guī)模與復雜度呈指數(shù)級增長，ESD 防護設(shè)計受工藝、器件、電路以及系統(tǒng)等各個層面因素的影響越來越大，設(shè)計也變得更加復雜，且因為其設(shè)計與電路相關(guān)性極強，也是電路設(shè)計師所面臨的一個關(guān)鍵設(shè)計挑戰(zhàn)。常規(guī)ESD 設(shè)計往往在輸入、輸出PAD 以及電源、地PAD 附近放置ESD 防護結(jié)構(gòu)，但即使已有這些適當?shù)腅SD 防護電路，仍會出現(xiàn)芯片內(nèi)部電路因ESD 失效而發(fā)生的異常損傷問題［2］。近年來我們研制的多個電路實驗也證明，常常帶有ESD 保護結(jié)構(gòu)［3－6］的端口在ESD 試驗之后都很正常，但芯片內(nèi)部已經(jīng)出現(xiàn)很多問題。所以ESD 防護設(shè)計必須要注意全芯片防護架構(gòu)的設(shè)計，才能夠真正避免內(nèi)部電路發(fā)生異常操作問題［6］。

1 ESD 保護原理

ESD 保護電路設(shè)計的目的就是要避免工作電路成為ESD 的放電通路而遭到損害，保證在任意兩芯片引腳之間發(fā)生的ESD，都有適合的低阻旁路將ESD 電流引入電源線［8］。這個低阻旁路不但要能吸收ESD 電流，還要能箝位工作電路的電壓，防止工作電路由于電壓過載而受損。在電路正常工作時，抗靜電結(jié)構(gòu)是不工作的，這使ESD 保護電路還需要有很好的工作穩(wěn)定性，能在ESD 發(fā)生時快速響應［9］，在保護電路的同時，抗靜電結(jié)構(gòu)自身不能被損壞，抗靜電結(jié)構(gòu)的負作用必須在可以接受的范圍內(nèi)，并防止抗靜電結(jié)構(gòu)發(fā)生閂鎖。

2 全芯片ESD 設(shè)計難點

2.1 芯片概況

全芯片ESD 方案驗證電路是一款為某整機用戶定制的專用VLSI 電路，采用SMIC 0.35 μm 2P4M Polycide 混合信號CMOS 工藝流片。電路內(nèi)部集成有一個32 bit CPU、一個用戶專用IP、兩個全定制10 bit 模數(shù)轉(zhuǎn)換、一個數(shù)字鎖相環(huán)DPLL、64 kbit×32 SRAM、64kbit×32 ROM，還包括通用USB2.0 與CAN等接口模塊，是一個典型的數(shù)模混合IC 芯片，規(guī)模約為150×104門，IO 端口391 個。該芯片采用雙電源供電(5 V 與3.3 V)，具有3 組不同電壓的電源組及3 組地線組，由于多電源、混合電壓的特性，給全芯片ESD 設(shè)計帶來很高的設(shè)計難度。

2.2 全芯片ESD 設(shè)計難點

該芯片內(nèi)部有3 組不同的電源，在片內(nèi)電源鋁線完全隔斷;地線組也分為3 組，在片內(nèi)鋁線互不相連，但通過襯底相連，電源與地的分組情況如表1。通過對芯片工作模式分析，輸出管腳上大驅(qū)動器上的快速翻轉(zhuǎn)必將在電源總線上引入較大的噪聲，為了減緩驅(qū)動器引起的電源噪聲對芯片內(nèi)部邏輯及端口TTL 電平的影響，兩組3.3 V 的電源組(VDD33/VSS33，VDD/VSS)都被從壓點分別引入芯片，鑒于模擬電路對噪聲的高敏感性，需進行分開供電設(shè)計。

表1 芯片電源、地分組情況

由于復雜的電源分組，使該芯片的ESD 設(shè)計相當?shù)赜须y度。表2 是HBM(Human Body Mode)標準中給出的Ic 進行ESD 試驗時的引腳測試組合說明。從這張表中我們可以看出，ESD 測試時，電源分組越多，ESD 測試組合就將越多。如果依照為每一種組合提供有效的ESD 電流泄放通路的原則進行全芯片ESD 防護設(shè)計，那么芯片的ESD 設(shè)計難度不言而喻了。

表2 集成電路ESD 引腳測試組合(Pin Under Test，PUT)

該芯片的3 個電源由于片內(nèi)鋁不相連，所以必須分為3 個電源組;3 個地線片內(nèi)雖然通過襯底相連，但由于單晶材料襯底的電阻不會低于2 Ω，所以按標準規(guī)定也是必須分成3 個組。流片后的芯片地線之間電阻測量數(shù)據(jù)顯示，VSS－VSS 間:1.8 Ω ～1.9 Ω，VSS－VSS33 間:8.6 Ω ～9.0 Ω，VSS－VSSA間:20 Ω ～21 Ω，VSS33－VSSA 間:23 Ω。這些數(shù)據(jù)足以說明通過襯底相連的3 個地線在進行ESD 測試時不能分為一組。

通過以上分析可知:該芯片將面臨7 種ESD 測試組合((1)Al1－to－VDD;(2)Al1－to－VDD33;(3)Al1－to－VDDA;(4)All－to－VSS;(5)All－to－VSS33;(6)Allto－VSSA;(7)IO－to－IO)，如果不仔細分析這些測試組合發(fā)生時ESD 電流的放電通路，并精心設(shè)計合理的ESD 防護結(jié)構(gòu)，那么任何一個通路的問題反應為芯片的ESD 故障臨界電壓，后果就可想而知了。

同時全芯片ESD 的設(shè)計難點還體現(xiàn)在其他幾個方面:必須在高電平與低電平之間提供合理的ESD 防護器件;不同電源、不同地線引腳之間既要提供足夠多的防護器件，又需保證滿足要求的噪聲隔離;需要消除電源、地線寄生電容及電阻對ESD的負面影響;由于模擬電源及地引腳僅有一對，放置在芯片一角，所以ESD 防護結(jié)構(gòu)加入時有難度，需要合理解決。

3 全芯片ESD 設(shè)計方案

全芯片ESD 設(shè)計思路按照先工藝、再器件、再電路3 個層次進行的:

(1)充分理解制造工藝ESD 方面的能力及局限，為全芯片ESD 設(shè)計做準備;

(2)理清芯片電源地線網(wǎng)絡(luò)，并根據(jù)ESD 設(shè)計要求統(tǒng)一規(guī)劃;

(3)根據(jù)ESD 測試組合基本原則，分析設(shè)計全芯片ESD 防護架構(gòu);

(4)結(jié)合目標工藝狀況，決定有效防護器件的設(shè)計及選用;

(5)考慮電源、地線寄生電容及電阻的影響，合理安排防護電路在芯片中的擺放位置。

3.1 工藝ESD 評價分析

該電路流片基于Polycide 工藝，所以工程師無需考慮該工藝對ESD 的負面影響;同時工藝廠家也提供目標工藝的ESD 防護器件的特征化報告，并給出了詳細的ESD 設(shè)計規(guī)則，因此工藝可保證無需采用ESD 注入版。基于這種針對ESD 有特別設(shè)計的生產(chǎn)工藝，工程師設(shè)計的重心將是對已有防護器件評價及選用、芯片特定所需防護器件的設(shè)計及全芯片ESD 架構(gòu)設(shè)計。

3.2 ESD 防護器件設(shè)計

該電路采用全正向設(shè)計流程(模擬IP 除外)，I/O 端口及標準單元部分邏輯直接采用目標工藝提供的庫。根據(jù)經(jīng)驗及對目標工藝的分析，選用了庫中如圖1 所示一些ESD 結(jié)構(gòu)實現(xiàn)整個芯片I/O 端口的保護及電源至地之間的保護。

圖1 電路各端口壓點ESD 結(jié)構(gòu)

3.3 電源地線網(wǎng)絡(luò)ESD 設(shè)計

該電路是大D 小A 型設(shè)計，模擬電路只占據(jù)芯片內(nèi)核面積的2/7 大小，放置在芯片左下角，僅有一對電源組提供供電，并規(guī)劃這組電源(VDDA)及地(VSSA)線僅圍繞模擬模塊布線。當進行Al1－to－VDDA 或All－to－VSSA 組合測試分析時發(fā)現(xiàn)，假設(shè)位于芯片右上角的引腳被破壞，向芯片左下角的VDDA 引腳放電，其放電路徑將長得無法忍受，結(jié)果通常是端口未壞而電路內(nèi)部已損傷。為了解決這個問題，設(shè)計時在芯片外圍設(shè)計了一個寬為20 μm，由頂層鋁線及其下一層鋁線疊層設(shè)計的VDDA 環(huán)，盡量減小該環(huán)的寄生電阻，連接至片上唯一VDDA 引腳，并通過環(huán)再與芯片其他電源引腳之間放置多組電源至電源的保護電路。

3.4 多電源之間ESD 設(shè)計

由于不同組電源VDD33、VDD、VDDA 之間在片內(nèi)是物理隔斷，VSS33、VSS、VSSA 之問片內(nèi)也沒有鋁線短接它們，僅通過襯底相連，如果在不同組電源間、地間不考慮直接的ESD 靜電電流的泄放通路，極易導致片內(nèi)損傷。所以在VDD 與VDD33，VDD與VDDA 之間都特別設(shè)計了專門的保護結(jié)構(gòu);同樣，通過直接放置有效的PPP(Power－to－Power Protection)結(jié)構(gòu)在VSS33 與VSS，VSS 與VSSA 之間，也可以提高整個芯片的ESD 水平。

在防護結(jié)構(gòu)的選擇上，設(shè)計了陽極與陰極頭尾連接的二極管串，將完全分離的電源線連在一起，詳見圖2。由于單向二極管串聯(lián)后的導通電阻會影響ESD 靜電電流泄放效率，所以雖然多級二級管串聯(lián)對電源間的噪聲隔離有益，在選擇二極管串聯(lián)級數(shù)時仍需慎重。設(shè)計時要參考工藝方面提供的二極管的特性參數(shù)，如一級、二級甚至更多級串聯(lián)時的導通電阻及正向?qū)妷海瑫r結(jié)合電路情況平衡ESD防護與電源噪聲隔離的雙重需求。3.3 V 的VDD與5 V 的VDD33 之間采用了PMOS 器件，可見圖2，在正或負ESD 靜電打擊時，該器件可以提供雙向放電通路。

圖2 全芯片ESD 防護構(gòu)架

3.5 全芯片ESD 架構(gòu)設(shè)計

該電路所采用的全芯片ESD 防護架構(gòu)見圖2，圖中IOP(I/O Protection)，PGP(Power－to－Ground Protection)及PPP 的標識用法借鑒了國外慣用做法。在完全了解了電路制造工藝ESD 能力與完成芯片電源/地線網(wǎng)絡(luò)規(guī)劃后，決定了全芯片ESD 防護架構(gòu)，設(shè)計了有效IOP、PGP 及PPP 防護器件。但是全芯片ESD 設(shè)計還有一個較重要的方面需高度重視，研究結(jié)果顯示，在內(nèi)部芯片之間的電源與地，由于有很長電源線、地線寄生電阻、寄生電容的引入，將嚴重影響ESD 防護電路的有效性，所以必須合理安排防護電路在芯片中的位置。電路設(shè)計師必須估算被破壞引腳至接地放電引腳之間最長路徑、最壞情況下的泄放通路上的寄生電阻，以保證其間放置了有效的ESD 保護電路?；诖嗽瓌t，在該芯片外圍端口之間的空余位置，每間隔2 000 μm～2 500 μm 處放置了多組“冗余”的ESD 防護電路，以達到消除電源線、地線寄生電容及電阻對ESD的負面影響。

4 實驗結(jié)果與分析

全芯片ESD 方案驗證電路為一款專用VLSI 芯片，芯片本身情況見本文3.1，電路內(nèi)部具有數(shù)字與模擬電路兩部分，采用雙電源供電方式(5 V 與3.3 V)，具有三組不同電壓的電源組及三組地線組。該電路采用SMIC 0.35 μm 2P4M Polycide 混合信號CMOS 工藝實現(xiàn)，電路ESD 試驗結(jié)果為HBM ESD等級達到了4 500 V，表明了該全芯片ESD 防護構(gòu)架方案切實可行。

5 結(jié)論

全芯片ESD 設(shè)計是一個系統(tǒng)工作，芯片設(shè)計師應當謹慎地站在全芯片角度上，系統(tǒng)地考慮ESD 防護設(shè)計。本文提出了全新的深亞微米CMOS 電路多電源全芯片ESD 方案，流片試驗表明具有良好的ESD 防護效果，但存在的缺憾是由于方案復雜必然占用較多的芯片面積，希望在以后的研究中進行改進。

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