朱 蕾,周 強(qiáng),譚 笑

(解放軍總參謀部第六十三研究所,江蘇 南京 210007)

射頻功率放大器是無(wú)線通信系統(tǒng)的重要組成部分，它是決定發(fā)信機(jī)輸出信號(hào)的質(zhì)量和工作效率的主要因素。為了保證放大信號(hào)的線性性能，傳統(tǒng)的模擬功放須工作在線性區(qū)域，這使得電源使用效率低，而基于△∑調(diào)制器(DSM)的數(shù)字功放將數(shù)字信號(hào)轉(zhuǎn)換成脈沖信號(hào)，驅(qū)動(dòng)器件使其工作在開關(guān)狀態(tài)，從而能大大提高功放的放大效率。由于DSM采用過(guò)采樣技術(shù)，對(duì)系統(tǒng)速率要求較高，所以一直以來(lái)僅在數(shù)字音頻等低頻功放中得到應(yīng)用。但近年來(lái)，隨著數(shù)字信號(hào)處理器集成水平和速度的提高，數(shù)字功放也逐漸向?qū)拵Ш透哳l應(yīng)用領(lǐng)域發(fā)展。本文給出了一種基于多比特帶通△∑調(diào)制(BPDSM)的射頻數(shù)字功放結(jié)構(gòu)。

1 基于多比特BPDSM的數(shù)字功放原理

基于多比特BPDSM的數(shù)字功放結(jié)構(gòu)框圖如圖1所示。

圖1 數(shù)字功放結(jié)構(gòu)框圖

輸入射頻信號(hào)經(jīng)過(guò)帶通△∑調(diào)制后，輸出包含射頻信號(hào)頻譜信息的脈沖信號(hào)，該信號(hào)驅(qū)動(dòng)由多個(gè)開關(guān)功放單元組合而成的多電平開關(guān)電路實(shí)現(xiàn)高效放大，放大后的脈沖功率信號(hào)由帶通濾波恢復(fù)為射頻功率信號(hào)[1-2]。

圖1中數(shù)字功放放大過(guò)程中各節(jié)點(diǎn) (A、B、C、D)的信號(hào)頻譜如圖2所示。

2 多比特BPDSM的設(shè)計(jì)

△∑調(diào)制器的原理[3]框圖如圖3所示。

其中，Hu(z)為信號(hào)傳遞函數(shù)(STF)，He(z)為噪聲傳遞函數(shù)(NTF)。

圖2 數(shù)字功放各節(jié)點(diǎn)對(duì)應(yīng)的信號(hào)頻譜

圖3 Σ△調(diào)制器原理框圖

DSM首先基于過(guò)采樣技術(shù)降低量化噪聲e(n)，在此基礎(chǔ)上，通過(guò)噪聲傳遞函數(shù)NTF進(jìn)一步抑制信號(hào)帶內(nèi)的量化噪聲，該過(guò)程稱為噪聲整形。從圖2(b)、(c)中可以看出，噪聲整形的過(guò)程將量化噪聲從帶內(nèi)推向了帶外，使得可以通過(guò)帶通濾波器衰減帶外噪聲，將信號(hào)恢復(fù)。

由式(1)可知，DSM的設(shè)計(jì)主要是 NTF和 STF的設(shè)計(jì)，其設(shè)計(jì)方法許多文獻(xiàn)都詳細(xì)介紹過(guò)，本文不再贅述。按照參考文獻(xiàn)[3-4]中的方法,本文設(shè)計(jì)一個(gè)中心頻率為30 MHz、帶寬為 5 MHz的 2 bit 4階 BPDSM，其 STF為 1，NTF為：

以-1 dBFS幅度的單音信號(hào)為輸入，通過(guò)Matlab仿真得到2 bit 4階BPDSM的輸出信號(hào)頻譜如圖4所示。

從圖4中可以看出，帶內(nèi)噪聲抑制達(dá)到70 dBc，帶外噪聲在-40 dBc以下。

圖4 4階2 bit BPDSM的仿真頻譜

DSM的FPGA實(shí)現(xiàn)有多種結(jié)構(gòu)，最常用的有CIFB、CRFB、CIFF等，本系統(tǒng)采用圖5所示CRFB(Cascade of Resonators with Distributed Feedback)結(jié)構(gòu)。

圖5 BPDSM實(shí)現(xiàn)結(jié)構(gòu)

該結(jié)構(gòu)的狀態(tài)矩陣為：

由式（2）和式（3），通過(guò)狀態(tài)矩陣的變換，可得到結(jié)構(gòu)中的參數(shù) a、b和 g。

在2 bit 4階BPDSM的FPGA實(shí)現(xiàn)過(guò)程中，由于圖5所示的結(jié)構(gòu)中有較多的反饋支路，兩個(gè)寄存器間的最長(zhǎng)路徑要執(zhí)行三個(gè)加法、兩個(gè)乘法和一個(gè)量化判決運(yùn)算，這導(dǎo)致關(guān)鍵路徑延時(shí)過(guò)大,系統(tǒng)性能無(wú)法達(dá)到設(shè)計(jì)要求。為此，本文綜合采用流水線、超前計(jì)算和重定時(shí)技術(shù)[5-6]，將圖5所示的經(jīng)典CRFB結(jié)構(gòu)，改進(jìn)為圖6所示結(jié)構(gòu)。

改進(jìn)后的結(jié)構(gòu)中，最長(zhǎng)路徑需要執(zhí)行的運(yùn)算減少為兩個(gè)加法、一個(gè)乘法和一個(gè)判決。由于輸出v(n)只有2 bit共4種取值，因此可以將反饋支路的所有乘法運(yùn)算結(jié)果預(yù)存于FPGA中，這樣判決后只需進(jìn)行選擇，而不需進(jìn)行乘法運(yùn)算，可進(jìn)一步減小關(guān)鍵路徑時(shí)延。

改進(jìn)后 BPDSM的FPGA最高運(yùn)行速度達(dá)到200 MHz，滿足設(shè)計(jì)要求。

3 多電平開關(guān)電路的設(shè)計(jì)

輸入信號(hào)經(jīng)過(guò)BPDSM后轉(zhuǎn)換為多電平脈沖信號(hào)，因而不能直接驅(qū)動(dòng)開關(guān)功放。

圖6 改進(jìn)后的BPDSM實(shí)現(xiàn)結(jié)構(gòu)

為此，本文采用圖7中的多電平開關(guān)功放電路實(shí)現(xiàn)對(duì)多比特調(diào)制信號(hào)的高效開關(guān)放大。

圖7 多電平開關(guān)功放電路

如圖7所示，該電路以具有獨(dú)立電源的電壓型開關(guān)功放[7]為基本單元，通過(guò)N個(gè)功放單元組合。每個(gè)功放單元可輸出+Vi、-Vi共兩個(gè)電平(i=1、2…N)，各單元的電源電壓按二進(jìn)制進(jìn)行配置，即Vi=2Vi+1。按照一定的控制邏輯對(duì)N個(gè)單元的輸出電平進(jìn)行組合，可實(shí)現(xiàn)2N電平信號(hào)的輸出，從而滿足N比特Δ Σ調(diào)制信號(hào)的放大需求。

由于多電平開關(guān)功放采用二進(jìn)制電源電壓配置，單元1的電源電壓為單元2的兩倍，因而能輸出+3/2VDD、+VDD、-VDD、-3/2VDD4個(gè)電平， 分別對(duì)應(yīng) BPDSM的 2 bit輸出信號(hào)的 4個(gè)狀態(tài)量 11、10、01、00,如表1所示。

表1 四電平開關(guān)功放控制邏輯

4 數(shù)字功放性能測(cè)試

BPDSM調(diào)制在FPGA中實(shí)現(xiàn)。本文以Altera公司StratixII系列EP2S60F672C3芯片為硬件平臺(tái)，其所耗資源和性能如表2所示。

表2 2 bit 4階BPDSM占用資源表

以30 MHz單音信號(hào)輸入，BPDSM的輸出頻譜如圖8所示。

對(duì)比圖4和圖8，F(xiàn)PGA輸出頻譜與設(shè)計(jì)的△∑調(diào)制器輸出特征相符，輸出信號(hào)頻率為30 MHz，帶內(nèi)量化噪聲被大量抑制，可達(dá)到70 dB以上，同時(shí)帶外噪聲抑制在40 dB以上，達(dá)到設(shè)計(jì)要求。

圖8 2 bit 4階BPDSM的FPGA實(shí)現(xiàn)頻譜

圖9是經(jīng)過(guò)開關(guān)放大和帶通濾波后的輸出信號(hào)頻譜，輸出信號(hào)功率約10 W(圖中顯示是測(cè)試時(shí)經(jīng)過(guò)了30 dB衰減的結(jié)果)。

圖9 開關(guān)放大并帶通濾波后輸出信號(hào)頻譜

與BPDSM輸出信號(hào)頻譜相比，濾波后信號(hào)帶外噪聲被顯著抑制，但帶內(nèi)噪聲有所增加。這是由于系統(tǒng)中多電平開關(guān)功放電路由分立器件實(shí)現(xiàn)，元件的寄生參數(shù)和變壓器的性能限制所致。

線性是功放的另外一個(gè)重要指標(biāo),圖10給出了雙音間隔200 kHz輸入時(shí)的輸出信號(hào)頻譜。從圖中可以看出,三階互調(diào)達(dá)到-57 dBc。

圖10 放大并濾波后的輸出雙音信號(hào)頻譜

表3給出了數(shù)字功放系統(tǒng)的基本性能指標(biāo)，可以看出，數(shù)字功放的綜合性能優(yōu)于傳統(tǒng)模擬功放，效率和線性都得到了大幅度提高。

表3 數(shù)字功放系統(tǒng)性能

本文介紹了基于多比特帶通△Σ調(diào)制器的數(shù)字功放原理及結(jié)構(gòu)，并給出了多比特帶通△Σ調(diào)制器和多電平開關(guān)功放電路的設(shè)計(jì)實(shí)現(xiàn)方法，最后，利用FPGA器件和分立元件實(shí)現(xiàn)了30 MHz 10 W數(shù)字功放，系統(tǒng)效率達(dá)到60%以上。

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