王嘉煒，孫佳晶，徐 劼，張 力，李 豹

(合肥工業(yè)大學(xué)，安徽合肥 230009)

0 引言

針對(duì)11bit高性能流水線ADC，選擇合適的系統(tǒng)架構(gòu)以滿足其高速高精度要求的同時(shí)使功耗和噪聲指標(biāo)較優(yōu)，并確定各模塊的設(shè)計(jì)指標(biāo)；設(shè)計(jì)流水線ADC的關(guān)鍵電路，包括高性能采樣保持電路，高速、高增益運(yùn)算放大器，高精度采樣開(kāi)關(guān)等關(guān)鍵電路。

1 研究背景

所謂模擬轉(zhuǎn)換器(ADC）即通過(guò)將相應(yīng)模擬信號(hào)轉(zhuǎn)換成為有效的數(shù)字信號(hào)的專業(yè)接口電路，其主要功能是將自然界中的模擬輸入量依據(jù)一定規(guī)則轉(zhuǎn)換成為與其相對(duì)應(yīng)的有效數(shù)字編碼。

ADC性能主要受其電路結(jié)構(gòu)、版圖設(shè)計(jì)以及單元電路性能等因素影響。流水線結(jié)構(gòu)是一種既可實(shí)現(xiàn)高分辨率，又可實(shí)現(xiàn)高速的結(jié)構(gòu)。當(dāng)前，大帶寬高速運(yùn)算放大器以及相應(yīng)高速比較強(qiáng)可以使得ADC轉(zhuǎn)換率得到有效提升。而使用的混合信號(hào)版圖設(shè)計(jì)以及自校正技術(shù)則有利于增強(qiáng)ADC分辨率。

2 研究設(shè)計(jì)

2.1 11位流水線ADC架構(gòu)

確定首級(jí)精度時(shí)主要受以下一些方面影響：乘法運(yùn)放增益、電容匹配、帶寬以及流水線ADC輸入噪聲等。

結(jié)合精度對(duì)相應(yīng)流水線ADC性能的實(shí)際影響，基本對(duì)本文流水線ADC的大體架構(gòu)進(jìn)行了確定：依據(jù)比較器失調(diào)電壓的具體范圍及其電容匹配要求，并結(jié)合OTA設(shè)計(jì)難度以及后級(jí)噪聲衰減等諸多因素，選取了+2.5bit（第一級(jí)）+1.5bit*6（中間6級(jí)用1.5bit）+3bit flash 架構(gòu)，其相應(yīng)首級(jí)2.5bit精度約為2bit，而1.5bit精度約為1bit。0.5bit的冗余量給比較器的失調(diào)誤差。

2.2 流水線ADC的工作原理

圖1是典型流水線ADC系統(tǒng)結(jié)構(gòu)框圖，它主要由采樣保持電路、多級(jí)流水線電路（包括多位的流水線第一級(jí)、1.5位流水線后級(jí)和最后一級(jí)多位快閃式ADC）以及延遲與數(shù)字校正電路組成[1]。其中每一級(jí)的流水線電路都包括一個(gè)子ADC和一個(gè)乘法型數(shù)模轉(zhuǎn)換器（MDAC）。

一般來(lái)講，流水線ADC之間的所有模塊在相應(yīng)兩相非交疊時(shí)鐘的實(shí)際控制之下連續(xù)運(yùn)作，且在采樣保持電路保持輸出階段，其流水線基本采取偶數(shù)級(jí)保持，奇數(shù)級(jí)采樣；反之在采樣保持電路采樣階段，流水線奇數(shù)級(jí)保持，偶數(shù)級(jí)采樣。雖然流水線ADC轉(zhuǎn)換一個(gè)采樣值需要M個(gè)時(shí)鐘周期（M由流水線級(jí)數(shù)決定），但是在延遲M個(gè)時(shí)鐘周期后的每個(gè)時(shí)鐘周期都能完成一次轉(zhuǎn)換，因此其轉(zhuǎn)換速率與每一模塊的采樣速率相同，這也能大大提高流水線ADC對(duì)輸入信號(hào)的處理速度。

在各種結(jié)構(gòu)的流水線ADC中，1.5bit/級(jí)帶數(shù)字誤差校正的結(jié)構(gòu)是比較成功的一種,但是流水線電路第一級(jí)的分辨率往往比后級(jí)1.5bit/級(jí)的流水線要高一到兩位來(lái)降低系統(tǒng)對(duì)后級(jí)流水線性能的要求[2]。在每一級(jí)的流水線電路中，模擬信號(hào)首先經(jīng)過(guò)采樣保持電路進(jìn)入子ADC，其輸出的粗量化值作為本級(jí)的數(shù)字輸出進(jìn)入延遲和數(shù)字校正電路，同時(shí)這個(gè)粗量化值被子DAC轉(zhuǎn)化成模擬值與本級(jí)的輸入模擬量相減，得到的余量經(jīng)余量放大后作為下一級(jí)的輸入，此過(guò)程由每級(jí)MDAC完成。以此類推，每一級(jí)的子模塊都會(huì)產(chǎn)生一個(gè)交由數(shù)字校正電路處理的低分辨率數(shù)字量和一個(gè)輸入到下一級(jí)的輸出余量。由于最后一級(jí)流水線不需要再輸出余量，因此多采用一個(gè)低分辨率的flash ADC來(lái)降低功耗和芯片面積。

理論上我們可以通過(guò)增加流水線級(jí)數(shù)和各個(gè)子模塊的速度來(lái)增加流水線整體分辨率和速度，然而隨著分辨率和速度的不斷增加，流水線ADC整體功耗和芯片面積也會(huì)大幅度增加，同時(shí)噪聲及其他非理想因素（如非線性、增益誤差、失配等）的影響也會(huì)逐漸成為限制其性能的關(guān)鍵因素。

通過(guò)上述分析可知，當(dāng)前流水線ADC由采樣保持、數(shù)字校正、子ADC以及MDAC等關(guān)鍵電路組成。若能對(duì)該些模塊的實(shí)際工作原理進(jìn)行充分掌握和了解，對(duì)于整個(gè)流水線ADC建模來(lái)講，有著重要意義。

2.3 電容翻轉(zhuǎn)式采樣保持電路

與電荷轉(zhuǎn)移式采樣保持電路相同，電容翻轉(zhuǎn)式采樣保持電路也能實(shí)現(xiàn)差模輸入到輸出的精確復(fù)制，同時(shí)由于只有一個(gè)電容，因此也不存在電容失配的影響。另外，電容翻轉(zhuǎn)式采樣保持的反饋系數(shù)，是電荷轉(zhuǎn)移式采樣保持的兩倍。對(duì)于一個(gè)工作在閉環(huán)系統(tǒng)的運(yùn)放來(lái)說(shuō)，較高的反饋系數(shù)會(huì)使運(yùn)放的建立時(shí)間更短，從而降低運(yùn)放的功耗。同時(shí)電容翻轉(zhuǎn)式采樣保持只有一個(gè)電容Cs，相比較于電荷轉(zhuǎn)移式，其所產(chǎn)生的KT/C噪聲也會(huì)降低一倍。

2.4 MDAC 電路

2.5 bit/級(jí)的MDAC電路架構(gòu)圖，主要包括采樣保持、減法、數(shù)模轉(zhuǎn)換以及余量放大等功能。與采樣保持電路相同，MDAC也包含兩個(gè)主要相位：采樣相和保持相。

2.5 sub-ADC電路

在式3-7中所示的2.5bit/級(jí)MDAC的傳輸函數(shù)中， n的值由sub-ADC決定。sub-ADC的主要功能就是將每級(jí)的輸入模擬量進(jìn)行粗量化，產(chǎn)生相應(yīng)位數(shù)的數(shù)字碼，來(lái)控制圖3中連接Vref+和Vref-的一系列開(kāi)關(guān)在保持時(shí)刻的斷開(kāi)和閉合狀態(tài)。它實(shí)際上就是由鎖存比較器、基準(zhǔn)電壓發(fā)生器和數(shù)字編碼電路組成的一個(gè)flash ADC。

在流水線ADC中，sub-ADC一般采用開(kāi)關(guān)電容控制的動(dòng)態(tài)鎖存比較器來(lái)降低靜態(tài)功耗，同時(shí)獲得比較高的速度。但是動(dòng)態(tài)鎖存比較器在正反饋節(jié)點(diǎn)的MOS管導(dǎo)通或者截止的瞬間會(huì)產(chǎn)生一個(gè)很大的電壓尖峰，通過(guò)寄生電容影響到輸入端，從而產(chǎn)生回踢噪聲。在動(dòng)態(tài)鎖存比較器的前端加預(yù)放大級(jí)電路可有效降低回踢噪聲對(duì)輸入信號(hào)的影響，同時(shí)，預(yù)放大級(jí)電路還可放大輸入信號(hào)，以達(dá)到降低比較器傳輸延時(shí)，提高比較速度的效果。

因flash ADC具備結(jié)構(gòu)簡(jiǎn)單、速度快以及靜態(tài)功耗低等優(yōu)點(diǎn)，再加上流水線ADC中的最后一級(jí)無(wú)需進(jìn)行余量放大輸出，所以最后一級(jí)流水線多選擇使用多為flash ADC來(lái)完成模數(shù)轉(zhuǎn)換。

2.6 數(shù)字延遲校正電路

根據(jù)上面對(duì)流水線ADC工作原理的分析可知，流水線ADC前端采樣保持和各級(jí)流水線是交替工作的，在上一級(jí)保持時(shí)期，下一級(jí)在采樣。換言之，本級(jí)所處理的輸入模擬信號(hào)在延遲半周期后才會(huì)由下一級(jí)輸出。在對(duì)流水線輸出碼錯(cuò)位進(jìn)行相加之前，應(yīng)通過(guò)數(shù)字延遲電路來(lái)確保各級(jí)輸出的相應(yīng)數(shù)字量同步

開(kāi)關(guān)電容動(dòng)態(tài)鎖存比較器有著低的靜態(tài)功耗和較快的速度，但是它所引入的失調(diào)要比一般的靜態(tài)比較器大，另外比較器采樣電容失配以及sub-ADC與MDAC之間采樣時(shí)間誤差等都會(huì)引入失調(diào)，這就需要采用數(shù)字校正技術(shù)來(lái)消除這些失調(diào)的影響。可采用Stephen H Lewis 提出的數(shù)字校正算法來(lái)實(shí)現(xiàn)對(duì)失調(diào)誤差的校正。這種校準(zhǔn)算法的特點(diǎn)是使用錯(cuò)位相加的方法，將sub-ADC所產(chǎn)生的小于1/4Vref的誤差消除掉。

3 實(shí)驗(yàn)仿真

3.1 流水線ADC整體性能仿真

流水線ADC主要性能指標(biāo)包括動(dòng)態(tài)性能和靜態(tài)性能。動(dòng)態(tài)性能指標(biāo)主要有總諧波失真（THD）、有效位（ENOB）以及有信噪比；而靜態(tài)性指標(biāo)則主要有積分非線性（INL）以及微分非線性（DNL）。其中動(dòng)態(tài)性能指標(biāo)都可以通過(guò)對(duì)輸出正弦信號(hào)進(jìn)行傅里葉變換（DFT），從得到的頻譜計(jì)算出，而靜態(tài)指標(biāo)則需要使用matlab程序?qū)敵鲂盘?hào)進(jìn)行處理得到。SNR=63.2468dB，THD=78.7415dB，SFDR=80.0094dB，ENOB=10.196。

仿真時(shí)加入了電容失配誤差、時(shí)鐘抖動(dòng)誤差、運(yùn)放有限增益誤差、運(yùn)放不完全建立誤差、失調(diào)誤差、開(kāi)關(guān)電容熱噪聲和運(yùn)放噪聲等非理想因素，并且是在設(shè)計(jì)允許最高溫度398K（125℃）的環(huán)境下進(jìn)行仿真。

通過(guò)加入各種非理想因素的11位流水線ADC Simulink模型進(jìn)行INL以及DNL仿真。進(jìn)行仿真時(shí)，所輸入信號(hào)約為10m正弦波，且將仿真時(shí)間設(shè)定為100ms來(lái)確保每個(gè)數(shù)字碼采樣不少于10個(gè)點(diǎn)，同時(shí)對(duì)最終所得的全部采樣點(diǎn)臺(tái)階以及理想臺(tái)階相對(duì)比，來(lái)實(shí)施碼密度分析，從而得出4096個(gè)實(shí)際臺(tái)階與其理想臺(tái)階之間的對(duì)應(yīng)誤差。而流水線ADC的INL與DNL分別約為-0.3—0.2LSB和-0.13—0.17LSB，以徹底滿足相應(yīng)11位流水線ADC性能要求。

4 總結(jié)

文章主要結(jié)合流水線ADC工作原理，對(duì)11位高性能流水線ADC關(guān)鍵電路進(jìn)行研究與分析工作，為日后進(jìn)一步做好ADC關(guān)鍵電路的研究工作提供了一定理論支持。

[1]Yun Chui,Paul R.Gray, Borivoje Nikolic. A 14 bit 12MS/s CMOS Pipeline ADC With Over 100-dB SFDR.IEEE Journal of Solid-State Circuits [J].2004,39(12).2139-2151

[2]R.Zhang,Y.S.Yin,S.Q.Liang,M.L.Gao,“A Multi-bit Digital-to-Analog Converter with Bi-directional overflow detection,” ICSICT.2010.427-429