柴志成 羅俊寧

【摘要】隨著大規(guī)模集成電路的廣泛應(yīng)用，實(shí)用性和創(chuàng)新性欠缺的傳統(tǒng)數(shù)字電路教學(xué)模式，已不再適應(yīng)現(xiàn)代應(yīng)用型人才的培養(yǎng)。本文提出了將VHDL描述語言融入數(shù)字電路教學(xué)中的改革方案，即通過具體實(shí)例說明，VHDL語言能在豐富教學(xué)內(nèi)容的同時(shí)，降低電路設(shè)計(jì)難度，提高學(xué)生學(xué)習(xí)興趣及設(shè)計(jì)能力，從而改進(jìn)教學(xué)效果。

【關(guān)鍵詞】數(shù)字電路;VHDL;教學(xué)改革;設(shè)計(jì)方法

1.引言

數(shù)字電路是理工科中的電類專業(yè)和計(jì)算機(jī)專業(yè)必修的專業(yè)基礎(chǔ)課程，也是信息類各專業(yè)的平臺(tái)課程。該課程在介紹有關(guān)數(shù)字系統(tǒng)基本知識(shí)、基本理論、基本電路的基礎(chǔ)上，重點(diǎn)討論數(shù)字系統(tǒng)中各種邏輯電路分析與設(shè)計(jì)的基本方法，以及該領(lǐng)域的發(fā)展現(xiàn)狀及最新的技術(shù)。設(shè)置該課程的主要目的是為了讓學(xué)生了解各種基本邏輯電路，能熟練地運(yùn)用有關(guān)知識(shí)和理論對各類邏輯電路進(jìn)行分析設(shè)計(jì)。目前， 大多數(shù)高等院校仍是采用傳統(tǒng)的數(shù)字電路教學(xué)模式， 以教材為中心，過于強(qiáng)調(diào)基本原理、公式的推導(dǎo)以及波形的分析，往往讓學(xué)生覺得抽象，不能夠很好地理解電路、集成芯片的功能及應(yīng)用。而實(shí)驗(yàn)環(huán)節(jié)主要在實(shí)驗(yàn)箱上完成，開設(shè)的是一些驗(yàn)證性的實(shí)驗(yàn)，對各實(shí)驗(yàn)項(xiàng)目的電路設(shè)計(jì)以手工為主，一般遵循自底向上的設(shè)計(jì)方法，從電路的功能分析，真值表、表達(dá)式、邏輯電路圖到器件的選擇、連線、測試等，學(xué)生的認(rèn)識(shí)僅僅停留在局部小部件上，復(fù)雜的系統(tǒng)設(shè)計(jì)思想受到限制。在數(shù)字電子技術(shù)飛速發(fā)展的今天，大規(guī)模以及超大規(guī)模集成電路的廣泛應(yīng)用，這種缺乏實(shí)用性和創(chuàng)新性的傳統(tǒng)教學(xué)模式，已不再適應(yīng)現(xiàn)代應(yīng)用型人才的培養(yǎng)。因此，教學(xué)需要融入新技術(shù) 、突破傳統(tǒng)教學(xué)模式，引入VHDL語言的數(shù)字電路教學(xué)改革就成為一個(gè)重要的研究課題。

2.VHDL語言及其特點(diǎn)

超高速集成電路硬件描述語言（VHDL） 是一種用于數(shù)字電路設(shè)計(jì)的高級語言，是被IEEE和美國國防部確認(rèn)為標(biāo)準(zhǔn)的硬件描述語言，其主要用于描述數(shù)字電路的結(jié)構(gòu)，行為，功能和接口?；谶@種描述結(jié)合相關(guān)的軟件工具，可以得到所期望的實(shí)際數(shù)字電路。利用VHDL語言進(jìn)行電路設(shè)計(jì)具有以下幾個(gè)特點(diǎn)：

（1）VHDL可用于設(shè)計(jì)復(fù)雜的、多層次的設(shè)計(jì)，并且支持設(shè)計(jì)庫和設(shè)計(jì)的重復(fù)使用;

（2）與其他的硬件描述語言相比，VHDL具有更強(qiáng)的行為描述能力;

（3）VHDL有豐富的仿真語句和庫函數(shù)，使其在設(shè)計(jì)的早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，借助于相關(guān)仿真器隨時(shí)可對設(shè)計(jì)進(jìn)行仿真模擬;

（4）對于VHDL完成的一個(gè)確定的設(shè)計(jì)，一般可進(jìn)行邏輯綜合和優(yōu)化，并能自動(dòng)的把VHDL描述設(shè)計(jì)轉(zhuǎn)變成門級網(wǎng)表;

（5）VHDL語言支持電路描述由高層向低層的綜合變換，便于文檔管理，易于理解和設(shè)計(jì)的再利用;

（6）VHDL對于設(shè)計(jì)的描述具有相對獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，最終實(shí)現(xiàn)的目標(biāo)器件設(shè)計(jì)。

3.VHDL語言較傳統(tǒng)設(shè)計(jì)方法的優(yōu)點(diǎn)

通過上述特點(diǎn)，我們了解到VHDL語言功能強(qiáng)大、設(shè)計(jì)靈活、容易掌握。將VHDL語言引入數(shù)字電路教學(xué)中，有利于增強(qiáng)學(xué)生對電路設(shè)計(jì)的認(rèn)識(shí)，掌握更多的設(shè)計(jì)方法，提高分析設(shè)計(jì)能力。本文針對六進(jìn)制約翰遜計(jì)數(shù)器的設(shè)計(jì)，分別采用了傳統(tǒng)設(shè)計(jì)方法和VHDL方法進(jìn)行設(shè)計(jì)，通過對比可得出，VHDL可以顯著提升數(shù)字電路的教學(xué)效果。

3.1 傳統(tǒng)設(shè)計(jì)方法

傳統(tǒng)電路設(shè)計(jì)采用自底向上的設(shè)計(jì)方法如圖1所示。本文選用JK、D觸發(fā)器及門電路來實(shí)現(xiàn)，采用3個(gè)觸發(fā)器連接產(chǎn)生8個(gè)狀態(tài)，六進(jìn)制約翰遜計(jì)數(shù)器只有6個(gè)狀態(tài)，將其中的010，011兩個(gè)狀態(tài)禁止掉，具體狀態(tài)轉(zhuǎn)換表如表1所示。

圖1 自底向上設(shè)計(jì)方法

表1 狀態(tài)轉(zhuǎn)換表

CLK Q2n'Q1n'Q0n Q2n+1'Q1n+1'Q0n+1

1 0..0..0 0...0...1

2 0..0..1 0...1...1

3 0..1..1 1...1...1

4 1..1..1 1...1...0

5 1..1..0 1...0...0

6 1..0..0 0...0...0

由狀態(tài)轉(zhuǎn)換表得出狀態(tài)方程：

，，

將Q2，Q1選用D觸發(fā)器，Q0選用JK觸發(fā)器，得出驅(qū)動(dòng)方程：

，，，

根據(jù)驅(qū)動(dòng)方程最終畫出邏輯原理圖如圖2所示。

圖2 邏輯原理圖

在得到邏輯原路圖后，還需要進(jìn)行邏輯驗(yàn)證，驗(yàn)證無誤后再對邏輯原理圖進(jìn)行邏輯驗(yàn)證無誤后，在PCB版上完成布線、裝配、焊接及調(diào)試，如有問題，再進(jìn)行局部修改，直至整個(gè)電路調(diào)試完畢為止。

圖3 自頂向下設(shè)計(jì)方法

3.2 VHDL設(shè)計(jì)方法

VHDL設(shè)計(jì)采用自頂向下的設(shè)計(jì)方法如圖3所示。首先根據(jù)設(shè)計(jì)要求對電路功能進(jìn)行行為級描述和仿真，然后再進(jìn)行RTL級描述和仿真，達(dá)到預(yù)期結(jié)果后再進(jìn)行邏輯綜合、布局布線，最終完成電路設(shè)計(jì)。

（1）行為描述，也就是對計(jì)數(shù)器數(shù)學(xué)模型的描述，通過代碼描述出輸入、輸出引腳和計(jì)數(shù)過程中狀態(tài)變化時(shí)序及關(guān)系，具體程序如下：

LIBRARY ieee;

USE ieee.std_logic_1164.all;

entity counter6 is

port（clk，reset：in std_logic;

count_out：out std_logic_vector（2 downto 0））;

end counter6;

architecture rtl Of counter6 is

signal next_count：std_logic_vector（2 downto 0）;

begin count_proc：process（clk，reset）

begin if reset='0' then

next_count<="000";

elsif clk'event and clk='1' then

case next_count is

when "000"=>next_count<="001";

when "001"=>next_count<="011";

when "011"=>next_count<="111";

when "111"=>next_count<="110";

when "110"=>next_count<="100";

when "100"=>next_count<="000";

when others=>next_count<="000";

end case;

end if;

count_out<=next_count;

end process;

end rtl;

利用Max+plusⅡ軟件對上述程序進(jìn)行編譯、仿真，仿真結(jié)果如圖4所示，結(jié)果表明，該方案符合設(shè)計(jì)要求。

圖4 仿真結(jié)果

（2）RTL描述，即用具體門電路、運(yùn)算器等來描述行為部分。行為描述程序抽象程度較高，故需轉(zhuǎn)化為RTL方式描述的VDHL程序，以便于映射到具體的邏輯元件，得到硬件的具體實(shí)現(xiàn)。對于改寫后的RTL程序同樣需要進(jìn)行仿真，檢查正確性。

（3）邏輯綜合，利用MAX+PLUS II Advanced Synthsis ALtera將其轉(zhuǎn)換為門級網(wǎng)絡(luò)表，輸出邏輯原理圖并進(jìn)行仿真、檢查定時(shí)關(guān)系。最后根據(jù)需要利用門級網(wǎng)表做出ASIC芯片或生成FPGA碼點(diǎn)，完成電路設(shè)計(jì)。

3.3 VHDL與傳統(tǒng)設(shè)計(jì)方法比較

相較于傳統(tǒng)設(shè)計(jì)方法，VHDL采用自頂向下的設(shè)計(jì)方法，可進(jìn)行結(jié)構(gòu)化、模塊化設(shè)計(jì)，更利于分工合作，再加上各層次的仿真檢查，便于早期發(fā)現(xiàn)錯(cuò)誤并改正，提高了設(shè)計(jì)效率;同時(shí)設(shè)計(jì)描述的相對獨(dú)立性，使得學(xué)生設(shè)計(jì)時(shí)不必寫表達(dá)式、真值表，不必考慮所用器件，降低了設(shè)計(jì)難度;另外VHDL語言簡單易學(xué)，MAX+PLUS II界面友好，通過仿真波形分析，學(xué)生能更形象、更深刻的理解所學(xué)內(nèi)容。

4.結(jié)束語

數(shù)字電路作為專業(yè)基礎(chǔ)課程，其教學(xué)效果的好壞，將直接影響后續(xù)相關(guān)專業(yè)課程的學(xué)習(xí)。在數(shù)字電路教學(xué)中引入VHDL描述語言，利用MAX+PLUS II進(jìn)行編譯、仿真、演示，不但豐富了教學(xué)內(nèi)容，改進(jìn)了教學(xué)手段，提高學(xué)習(xí)興趣，還有助于學(xué)生消除“抽象感”;另外VHDL能將傳統(tǒng)教學(xué)中較難實(shí)現(xiàn)的電路設(shè)計(jì)轉(zhuǎn)換為軟件設(shè)計(jì)，不僅簡化了設(shè)計(jì)工作，還有利于增強(qiáng)學(xué)生對集成芯片的認(rèn)識(shí)，提高分析設(shè)計(jì)能力，掌握更多的設(shè)計(jì)方法，以適應(yīng)現(xiàn)代應(yīng)用型人才培養(yǎng)要求。

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作者簡介：柴志成（1982—），男，湖北浠水人，碩士，貴陽學(xué)院數(shù)學(xué)與信息科學(xué)學(xué)院講師。