(國防科技大學電子科學與工程學院,湖南長沙410073)

0 引言

近年來,超寬帶穿墻雷達成為國內(nèi)外學者研究的熱點,十分適用于反恐、安檢和搜救等領(lǐng)域。同時,鑒于國際國內(nèi)艱巨的反恐形勢,加強穿墻雷達系統(tǒng)尤其是其接收機的研究就相當重要了。對超寬帶穿墻雷達接收機來說,接收信號為超寬帶窄脈沖信號,其頻譜很寬[1]。若進行高頻實時采樣,成本相當高;但若利用等效采樣的方法對其進行采樣,便會極大地減小對高頻超寬帶信號采樣的難度,而且成本也會大幅度地減小。因此,等效采樣這種高速采樣手段也越來越成為超寬帶雷達接收機發(fā)展的必然選擇[2]。

上世紀50年代以來,超寬帶等效采樣技術(shù)在摸索中不斷發(fā)展[3-7],其設(shè)計核心為采樣門電路。1994年,McEwan系統(tǒng)地闡述了單管采樣門、對稱采樣門、平衡采樣門以及橋式采樣門的電路結(jié)構(gòu),分析并總結(jié)了它們各自的特點和局限性[8]。后來,Reisenzahn等人充分利用取樣相位檢測器(Sampling Phase Detectors,SPD)設(shè)計了超寬帶脈沖接收機,但由于使用的差分運算放大器工作帶寬的限制導致重建后的低頻信號與原始UWB脈沖信號形狀一致性較差[9]。這幾種傳統(tǒng)的采樣門電路對取樣脈沖和精密時間延時提出了更高的要求,故取樣脈沖產(chǎn)生電路和精密延時電路得以快速發(fā)展。取樣脈沖產(chǎn)生電路的典型核心器件主要有隧道二極管、階躍恢復(fù)二極管(SRD)和雪崩晶體管等分立元件以及高速邏輯芯片[10]。此外,Han等人還利用傳輸線原理,結(jié)合SRD的階躍恢復(fù)特性實現(xiàn)了脈沖寬度為400 ps的窄脈沖,但這類取樣脈沖產(chǎn)生電路結(jié)構(gòu)復(fù)雜,且結(jié)構(gòu)不穩(wěn)定[11]。但精密延時電路大都結(jié)合延時時間長的芯片和延時精度高的芯片,利用FPGA的控制以產(chǎn)生延時精度高且延時時間長的延時電路,但兩者又難以協(xié)調(diào)[12]。這一矛盾嚴重制約著等效采樣的采樣頻率,穩(wěn)定性更是無法得到保障。

本文優(yōu)化了傳統(tǒng)等效采樣技術(shù)的采樣過程,從根本上解決了精密延時電路對延時精度高和延時時間長難以兼容的難題,提高了信號采集的實時性。同時,基于單片微波集成電路(Monolithic Microwave Integrated Circuit,MMIC)設(shè)計了一種全新的等效采樣接收機前端實現(xiàn)方案,創(chuàng)造性地利用跟蹤保持芯片實現(xiàn)了對接收信號的快速跟蹤和保持,克服了傳統(tǒng)取樣門電路中跟蹤保持電路難以在極短的時間內(nèi)導通和關(guān)斷的問題,從而能夠穩(wěn)定地保持采集到的高頻瞬時信號。此外,這一設(shè)計還降低了采集高頻信號所需的取樣脈沖的要求,降低了成本。

1 改進的穿墻雷達等效采樣分析

就目前信號采樣的研究現(xiàn)狀來說,時域信號的采樣方法主要有實時采樣和等效采樣,而對于周期性的超寬帶待采脈沖信號來說,等效采樣具有其獨特的優(yōu)勢。該方法是在不同的觸發(fā)周期內(nèi)取得信號的相位和幅值信息,再按照一定算法對信號進行重構(gòu),從而反映出信號完整的波形信息。其中,順序等效采樣能夠提供更大的時間分辨率和精度,普遍使用在高速采樣系統(tǒng)中。

順序等效采樣每次采樣都由觸發(fā)信號來啟動,一旦檢測到觸發(fā)信號,采樣器會在一個短時間窗內(nèi)完成采樣,當下一次觸發(fā)到來時,系統(tǒng)會給采樣微小的延時增量Δt,進行另一次采樣,如此重復(fù)多次,后續(xù)的采樣點均比前一次采樣點有一個微小的時延增量Δt,直到遍歷整個采樣時間窗,數(shù)據(jù)采集結(jié)束后可以按順序組合重構(gòu)出信號的特征信息。這種傳統(tǒng)的順序等效采樣在每個周期內(nèi)只采集一個樣本,導致信號采集的實時性很差,脈沖重復(fù)頻率的利用率也很差。而針對穿墻雷達接收機,本文改進了順序等效采樣的采樣過程,如圖1所示,在每個采樣周期內(nèi)采集多點,成倍地提高了利用率。

圖1 改進的穿墻雷達接收機等效采樣方法

由圖1可知,重構(gòu)后的信號采樣點間隔不完全相等,即不等值步進,但采樣時間點有規(guī)律:

式中,m=0,…,M-1,n=0,…,N-1,tc為延時信號的傳播延時,M為微小時間間隔步進次數(shù),有

N為單個脈沖重復(fù)間隔內(nèi)采樣點數(shù)目,有

式中,td=2Rmax/c為探測距離所對應(yīng)的時間,τΔ為距離向掃描單元對應(yīng)的時間,Δt為步進時間間隔。Ts=T+Δt,其中T為脈沖重復(fù)間隔(PRI),采樣樣本的保持時間τhold決定了后續(xù)AD模塊所需的最小采樣間隔。

設(shè)待采信號為f(t),取樣脈沖信號為

信號采樣的結(jié)果為

在傳統(tǒng)等效采樣過程中,每個周期Ts內(nèi)僅采集一個樣本,即如式(1)中n=0,則有

因待采信號的周期性:f(t)=f(t+T),其等效的實時采樣信號為

而優(yōu)化的順序等效采樣過程在每個時間點t mn上采集一個樣本,然后需要以樣本采樣時間關(guān)系進行重新組合,其等效的采樣重構(gòu)信號與采樣信號的保持時間有關(guān),為

式(8)經(jīng)傅里葉變換后得

式中,等效采樣頻率為

由式(8)和式(10)可知,改進的等效采樣過程相當于將待采信號展寬后進行采樣,而時域展寬比和頻譜壓縮系數(shù)為τhold/Δt,同時保留了輸入信號的所有頻率,故而這種改進的等效采樣方法是可行有效的。相比于傳統(tǒng)等效采樣方法,這種方法在一個脈沖重復(fù)時間內(nèi)采集的樣本數(shù)提高了N倍,樣本的采樣效率也提高了N倍,而整個掃描距離不變,極大地提高了等效采樣的實時性和脈沖重復(fù)頻率的利用率。

2 接收機前端總體設(shè)計

根據(jù)圖1對改進的等效采樣技術(shù)分析可知,等效采樣接收機在接收到信號之后,需要進行低噪聲放大處理,每次采樣需要由快速開斷的取樣門電路來完成,而控制取樣門電路選擇性地導通和關(guān)斷是實現(xiàn)新型等效采樣接收機的關(guān)鍵,那么,設(shè)計精密的延時電路就至關(guān)重要。通常,這樣精密可靠的延時功能由精密延時芯片來完成,這就需要利用FPGA進行編程控制脈沖觸發(fā)信號的時序,同時,還能夠提供同步時鐘信號。

倘若采用傳統(tǒng)的等效采樣接收機結(jié)構(gòu),不僅對精密延時電路、取樣脈沖產(chǎn)生電路和取樣門電路提出了很高的要求,而且因為分立元件難以兼顧快速充電和慢速放電,還會導致樣本采集之后無法長時間保持,客觀制約了等效采樣頻率。隨著MMIC技術(shù)的高速發(fā)展,各種高頻芯片不斷涌現(xiàn),電路集成的優(yōu)勢也更加明顯,于是,基于一種高頻的跟蹤保持芯片,設(shè)計了一種新型等效采樣接收機,這種跟蹤保持芯片能夠很好地具備取樣門的功能,而且這種芯片內(nèi)置的脈沖整形電路也降低了對極窄取樣脈沖的指標要求。

因此,取樣脈沖可以直接由FPGA模塊產(chǎn)生,而不需要特別地設(shè)計取樣脈沖產(chǎn)生電路。另一方面,這種方法改變了觸發(fā)脈沖延時和產(chǎn)生觸發(fā)脈沖的順序,應(yīng)該為先由FPGA產(chǎn)生極窄觸發(fā)脈沖,之后再進行精密的延時?；诟櫛３中酒男滦偷刃Р蓸咏邮諜C前端設(shè)計方案如圖2所示。

由圖2可知,新型等效采樣接收機前端主要由跟蹤保持電路(Track/Hold)、精密延時電路、低噪聲放大電路(Low Noise Amplifer,LNA)、模數(shù)轉(zhuǎn)換(Analog to Digital Converter,ADC)及FPGA組成。外部時鐘為FPGA提供精準的時鐘信號,FPGA模塊主要產(chǎn)生精密時延電路的邏輯控制信號和同步時鐘信號,控制精密延時芯片產(chǎn)生順序時延的時序信號,以觸發(fā)跟蹤保持芯片對接收信號進行高速采樣和保持,而采集后的信號保持過后便能夠很容易地采集和重構(gòu)了。而且,優(yōu)化的接收機結(jié)構(gòu)中跟蹤保持芯片集成了脈沖整形網(wǎng)絡(luò),故能降低對取樣窄脈沖的要求,甚至僅僅需要FPGA產(chǎn)生即可。高頻信號有序地采集下來后,后續(xù)AD部分需要完成低速率的采樣,并送至計算機終端進行信號重組。

圖2 基于跟蹤保持芯片的新型等效采樣接收機前端設(shè)計

在超寬帶脈沖型穿墻雷達等效采樣接收機中,為了達到較好的空間分辨率和穿透性能,接收信號的脈沖寬度為1 ns的單周波脈沖。對這種超寬帶脈沖信號進行采樣,若要不失真地進行采集,在脈沖寬度內(nèi)至少需要采集10個樣本[1]。那么,采樣的時間分辨率最低為100 ps,即在等效采樣接收機中,順序步進延遲的時間最大為100 ps。另外,穿墻雷達的最遠探測距離Rmax為30 m,根據(jù)td=2Rmax/c,那么接收信號的檢測時間范圍td為200 ns,延時芯片也需要完成200 ns的精密延時。

3 接收機前端關(guān)鍵模塊設(shè)計

在基于MMIC跟蹤保持芯片的新型等效采樣接收機設(shè)計中,跟蹤保持電路、精密延時電路和FPGA模塊是設(shè)計的關(guān)鍵,這三個關(guān)鍵模塊相互制約,直接決定了沖激型穿墻雷達等效采樣接收機的性能。

3.1 跟蹤保持電路

跟蹤保持電路是新型等效采樣接收機設(shè)計的核心,主要完成對接收信號進行跟蹤和保持,跟蹤的速率和樣本保持的時間直接關(guān)系著其他模塊的設(shè)計指標,既需要跟蹤的速率高,也需要保持的時間長。顯然,普通的分立元件無法實現(xiàn)。

根據(jù)等效采樣接收機的設(shè)計指標,跟蹤保持電路必須在100 ps的步進時間內(nèi)完成導通采樣和關(guān)斷,由B?0.35/τ可知[13],跟蹤保持電路的采樣帶寬需大于3.5 GHz,同時,由于樣本保持的時間決定了后續(xù)AD模塊的采樣率,保持的時間越長越好。這樣,Hittite公司的HMC660LC4B芯片便是最佳選擇,該芯片的采樣帶寬達到4.5 GHz,樣本最大的保持時間為5 ns,同時,時鐘頻率工作范圍寬,可在100～3 000 MHz頻段內(nèi)工作,輕便小巧,集成度高。

但是,跟蹤保持芯片HMC660LC4B主要用于數(shù)字采樣示波器,現(xiàn)將其用于對接收信號的采樣保持模式上,若采用原有的工作模式,使用占空比為50%的時鐘信號,那么與其同步的接收信號的脈沖重復(fù)頻率也要很高,這顯然是不可能的。本文改進了其工作模式,在保證時鐘正脈沖不變的情況下,利用FPGA實現(xiàn)輸入時鐘頻率與接收機的脈沖重復(fù)頻率的同步,既降低了跟蹤保持芯片對輸入脈沖的重復(fù)頻率要求,也保證了跟蹤保持芯片能夠很好地在合理狀態(tài)下工作,確保了其穩(wěn)定性和可靠性。

為了降低輸入窄脈沖的要求,接收機前端的跟蹤保持芯片HMC660LC4B可工作在100 MHz的時鐘頻率下,這樣,時鐘的正脈沖寬度為5 ns,電平為LVPECL,脈沖上下邊沿時間為600 ps,這樣就明確了精密延時電路和FPGA模塊的設(shè)計要求。

3.2 精密時延電路

精密延時電路主要產(chǎn)生時序信號,延時的精度直接影響著接收機的采樣性能,且時延電路的延時范圍決定了接收機所處理接收信號的時間范圍,從而決定了沖激脈沖體制穿墻雷達所能夠測量的最遠探測距離。但是延時精度和最大延時時間相互矛盾,若追求較高精度需要縮短最大延時時間,相反,若追求最大延時時間則要降低延時的精度。

若采用傳統(tǒng)的等效采樣方法,穿墻雷達接收機需要實現(xiàn)高精度和大范圍的延時。根據(jù)對沖激脈沖體制穿墻雷達等效采樣接收機的分析可知,精密延時電路需要實現(xiàn)的延時范圍為200 ns,步進延時時間為100 ps,而為了保證等效采樣步進的準確性,步進的精度要求為步進時間的10%,即10 ps。若采用傳統(tǒng)的等效采樣技術(shù),則要求高精度和大范圍的延時,通常采用兩級串聯(lián)延時模式,但端口不匹配和延時精度難以統(tǒng)一。因此,本文優(yōu)化了傳統(tǒng)等效采樣技術(shù)的采樣方法,改進后的等效采樣方法利用距離分段掃描方法,從而避免了長時段的延時。

具體來說,穿墻雷達的最大探測距離為30 m,而精延時芯片所能夠延時的最大時間為10 ns,其對應(yīng)的掃描距離為1.5 m,則可將其分為20個距離單元,每個距離單元對應(yīng)的檢測時間τΔ=10 ns,故延時的范圍就為10 ns,故只需保證10 ps的延時精度即可。而ON Semiconductor Inc的 MC100EP196A延時芯片便能夠輕易實現(xiàn),同時還避免了端口的不匹配和延時精度的不統(tǒng)一問題。

MC100EP196A芯片的10位控制位能夠完成10 ns的精密延時,其延時傳播時間tc=2.2 ns,輸出信號邊沿的上升下降時間為120 ps,脈沖輸出為LVPECL電平,能夠滿足跟蹤保持芯片對觸發(fā)信號電壓的要求。

3.3 FPGA模塊

FPGA模塊主要完成精密延時電路的時序控制功能以及取樣脈沖的產(chǎn)生。根據(jù)圖1的分析可知,取樣脈沖可由FPGA直接提供,經(jīng)過精密延時電路適當?shù)难訒r到達跟蹤保持芯片,以完成對接收信號的采集和保持。整個延時功能是由FPGA控制的,時序的控制體現(xiàn)了優(yōu)化等效采樣方法的思想。

而取樣時序控制是該模塊設(shè)計的核心,由鎖相環(huán)產(chǎn)生200 MHz的FPGA外部時鐘驅(qū)動,是FPGA模塊產(chǎn)生時序信號和邏輯控制信號的基準信號。由于精密延時芯片要求LVPECL的輸入電平,并參考控制字的邏輯位數(shù),FPGA模塊可選擇MAX7000AE系列的EPM7064AETC100-10芯片,其輸出電平為3.3 V,能夠完成對邏輯控制位和輸入時鐘的電平要求。根據(jù)FPGA模塊的設(shè)計目標,設(shè)計的邏輯控制信號和觸發(fā)脈沖信號時序如圖3所示。

由圖3可知,外部輸入的200 MHz時鐘信號是FPGA所有時序信號的基準同步信號,啟動參考信號Sweep_Strobe是在收到上位控制信號Reset后產(chǎn)生,開始一個完整的掃描周期;1 MHz的時鐘信號作為穿墻雷達的脈沖重復(fù)頻率(PRF),由距離掃描范圍td和距離分段掃描時間τΔ可知,整個探測距離分為N=td/τΔ=20段,因而在同一脈沖重復(fù)間隔T內(nèi),相鄰觸發(fā)脈沖上升沿之間的時間差為10 ns,觸發(fā)脈沖寬度為5 ns;而由距離分段掃描時間τΔ和步進時間間隔Δt可知,每個掃描周期內(nèi)步進的次數(shù)為N=τΔ/Δt=100次,因為MC100EP196A的步進精度為10 ps,那么延時芯片的控制字每當1 MHz時鐘到來后延時計數(shù)加10,編程測試結(jié)果如圖4所示。

由圖4可知,Clk_200M信號作為FPGA的基準信號,每當Clk_200M上升沿到來時,產(chǎn)生一個窄脈沖觸發(fā)信號,200個Clk_200M信號時間相當于一個Clk_1M的時間;當Clk_1M信號的上升沿到來時,控制輸出信號MC_Value就增加10’d10,這樣,每個Clk_1M周期內(nèi)就包含有20個窄脈沖信號,總時長為200 ns,如圖4(a)所示。因為每次延時步進時間為100 ps,這樣,步進信號每延時10 ns需要10個Clk_1M周期,則MC_Value一個完整的步進控制時間為10?1μs,如圖4(b)所示。如此,即可實現(xiàn)對延時精度10 ps,總延時時間為200 ns的延時控制。仿真結(jié)果與理論分析設(shè)計相吻合,很好地驗證了邏輯控制信號的相對關(guān)系,能夠為精密延時電路提供精準的延時信號。

需要注意的是,由于MC100EP196A芯片存在傳輸時間,這會導致每次的延時都要比理想的延時“晚”2.2 ns,但每次控制延時都會晚相同的時間,故整個延時時間窗就整體“晚”2.2 ns,相當于掃描距離窗“外推”,但這些對采樣的結(jié)果影響不大。

圖3 FPGA模塊邏輯控制信號和觸發(fā)脈沖時序分析

圖4 FPGA模塊邏輯控制信號和觸發(fā)脈沖信號時序測試

4 結(jié)束語

本文改進了傳統(tǒng)等效采樣的采樣模式,討論和分析了其可行性,提出了新型超寬帶等效采樣接收機前端的設(shè)計思路和方法,理論分析并仿真論證了優(yōu)化的等效采樣方法。理論分析與仿真測試結(jié)果一致性良好,充分論證了實現(xiàn)10 GHz的等效采樣頻率的可行性。與現(xiàn)有技術(shù)相比,該方案充分發(fā)揮了MMIC跟蹤保持芯片的高重復(fù)頻率、高穩(wěn)定性和高度集成的優(yōu)勢,極大地提高了傳統(tǒng)等效采樣的實時性,降低了等效采樣技術(shù)對取樣脈沖信號的要求,減小了精密延時信號的延時時間范圍。電路元器件數(shù)量少,結(jié)構(gòu)緊湊,集成度高,極大地簡化了接收機的結(jié)構(gòu),又能獲得極佳的性能。同時,還避免了分立元件搭建等效采樣電路所帶來的不穩(wěn)定性和不可靠性,可以很好地應(yīng)用在穿墻雷達等效采樣接收機中。下一步的研究重點將是進一步提高信號采集的可靠性,可通過多次采樣的累加值作為樣本,提高信噪比,為更精確更快速地采集高頻信號打下良好的基礎(chǔ)。

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