陳勖，房麗娜，肖本

（1.深圳信息職業(yè)技術學院軟件學院，廣東 深圳 518172；2.廣東機電職業(yè)技術學院電氣學院，廣東 廣州 510051）

用于環(huán)路校準的延遲鎖相環(huán)設計

陳勖1，房麗娜1，肖本2

（1.深圳信息職業(yè)技術學院軟件學院，廣東 深圳 518172；2.廣東機電職業(yè)技術學院電氣學院，廣東 廣州 510051）

延遲鎖相環(huán)能夠產生精確的延時而被廣泛使用。本文介紹了一種適用于直接調制發(fā)射機鎖相電路環(huán)路校準的延遲鎖相環(huán)。電路采用TSMC 0.18μm CMOS工藝實現,參考頻率為26 MHz。在3.3 V電源電壓下的仿真結果顯示：延遲鎖相環(huán)鎖定時間為520ns，鎖定相位為2π，同時輸出8路相位差為45o間隔的時鐘。

鎖相環(huán)，延遲鎖相環(huán)，鑒相器，壓控延遲線

近些年移動通信產業(yè)迅猛發(fā)展，移動終端呈現爆炸式的增長。但是對于便攜式移動設備而言，低噪聲和低功耗仍然是移動產品射頻前端最重要也是設計者最需要考慮的兩個系統指標。傳統的發(fā)射機結構不但功耗較大，而且體積較大，不利于集成；直接上變頻結構以其低成本和高集成度性能大量使用在GSM等通訊制式中，仍然需要面臨頻率牽引、本振泄露、直流失調等諸多問題，隨著集成電路的高速發(fā)展，新的發(fā)射機結構—直接調制鎖相環(huán)發(fā)射機以較低的功耗和較低的噪聲的性能得到人們的廣泛使用。直接調制鎖相環(huán)發(fā)射機的基本結構如圖1所示[1]。這種結構去掉了傳統發(fā)射機必須存在的上混頻器，通過調整鎖相環(huán)的分頻比達到間接改變輸出頻率的目的。這種結構最大的特點是調制過程中不會出現頻率漂移的問題，但也存在由于工藝的容差所導致的環(huán)路帶寬波動或環(huán)路增益的不穩(wěn)定等問題。

圖1 直接調制發(fā)射機結構Fig.1 Direct modulation transmitter

在無線通信系統中，當環(huán)路帶寬較窄時，由于發(fā)射的頻譜有效部分在某種程度上會被壓縮，導致調制信號的相位誤差進一步惡化，如果環(huán)路帶寬較寬時，由于相位噪聲和量化噪聲的增加會使得噪聲性能變差[2]。另外，在GSM通信系統中，環(huán)路帶寬限定為200kHz，為了克服窄的環(huán)路帶路影響，常用的做法是讓基帶的調制信息通過一個預失真濾波器進行濾波[3]，預失真濾波器的設計必須和環(huán)路傳遞函數形成互補關系，否則任何的波動或差異都會造成發(fā)射信號質量的下降。因此對環(huán)路帶寬的校準就變得非常重要。整個校準框圖如圖2所示[4]。

圖2 校準框圖Fig.2 Calibration structure

1 工作原理

延遲鎖相環(huán)DLL是在鎖相環(huán)PLL的基礎之上發(fā)展起來，繼承了鎖相環(huán)PLL的功能特點，兩者在結構上非常相似，只是將環(huán)路中的壓控振蕩器去掉，取而代之的是一段能夠改變延遲時間的壓控延遲線(VCDL)，其結構框圖如圖3所示，它是一個相位負反饋系統。壓控延遲線的核心結構是由一組由電壓控制的反相器鏈，與鎖相環(huán)的壓控振蕩器相比，不但結構簡單，功耗也大幅度降低。

延遲鎖相環(huán)工作時，參考時鐘驅動壓控延遲線，壓控延遲線的輸出時鐘反饋到鑒相器和參考時鐘進行比較，通過鎖相環(huán)路使兩者之相位差鎖定在一個參考周期(同相比較)或者半個周期(反相比較)，則每個延遲單元的延遲時間就為Tref/n或者Tref/2n，其中Tref是參考信號周期，n為延遲的級數[5]。

另外，對于VCDL而言，輸出相位和控制電壓成正比，傳輸函數是一個常數Kvcdl。對于一階環(huán)路濾波器，DLL系統傳輸函數為一階方程，相對于PLL二階系統來說，增益、帶寬、穩(wěn)定性及相位噪聲方面的考慮將更加容易。另外，延遲鎖相環(huán)的輸入噪聲會通過延遲線消失，從而相位抖動得到很大的改善。因此DLL常用來生成穩(wěn)定的延遲或者多相位的時鐘信號。

圖3 a）鎖相環(huán)結構 b)延遲鎖相環(huán)結構Fig.3 a）PLL structure b)DLL structure

2 電路設計

延遲鎖相環(huán)的電路設計主要集中在鑒相器、電荷泵和延遲單元上。而延遲鎖相環(huán)的環(huán)路濾波器僅需要一個電容即可。設計中需要考慮幾個要點：1)要充分考慮工藝的影響，否則會因為VCDL的開環(huán)延遲時間變化而導致不能鎖定；2)由于需要輸出8路等相位間隔時鐘，則延遲鏈路會較長，這樣后級驅動能力不足也會導致不能鎖定；3)需要考慮工藝的變化所帶來的鎖定頻率范圍過窄的問題。

2.1 鑒相器

鑒相器的作用主要是鑒別輸入信號的相位誤差來調節(jié)電荷泵的輸出電流,從而控制壓控延遲線的延遲時間達到鎖定的目的。通常電荷泵型鎖相環(huán)中所采用的鑒頻鑒相器電路主要有三種：基于觸發(fā)器的PFD、傳統形式的PFD以及預充電PFD。本次設計采用基于觸發(fā)器的結構進行設計。

圖3是整個鑒相器的門級電路實現。其基本結構是由兩個具有復位功能的、邊沿觸發(fā)的D觸發(fā)器和一個與門共同組成，D觸發(fā)器的D輸入端口接高電平Vdd，這樣在DN、UP都處于高電平時，與門的電平翻轉輸出會使得兩個觸發(fā)器復位[6]。與非門和反相器間可以添加緩沖單元以調節(jié)DN的脈沖寬度，用來消除電荷泵鎖相環(huán)中的鑒相死區(qū)，并有足夠的脈沖寬度打開后級電荷泵的開關管。

2.2 電荷泵

美國疾病預防控制中心CDC，曾經從美國城市亞特蘭大的161個公共和私人游泳池做了調查，發(fā)現每個進泳池的人都附著至少0.14克大便物質。

電荷泵，顧名思義就是一個電荷開關。它的作用就是讓超前或滯后的相位差轉化為電流，然后通過一階電容的積分作用再變成后級延遲單元的控制電壓，從而達到鎖定。

圖4 鑒相器門級電路圖Fig.4 The gate circuit diagram of PD

在進行電荷泵設計時，電流的不匹配是值得關注的，因為這樣會導致控制電壓的不穩(wěn)定。本次設計的電荷泵電路如圖5所示。

圖5 電荷泵電路Fig.5 Charge pump circuit

由圖可見，最左邊的支路1構成了參考電流源，中間的支路2是電流源的輸出支路，右邊的支路3則構成了鏡像電流源。由于所有支路都采用的是共源共柵結構，這就避免了輸出阻抗不匹配導致的電流不匹配問題。同時在UP和DN輸入端加入傳輸門來抑制偏移。

電荷泵的輸出端CP需要接環(huán)路濾波器，由于整個延遲鎖相環(huán)是一個一階系統，因此，設計時無需考慮復雜的濾波器結構，只需要采用一個電容就可以了。電容的容值選取需要考慮環(huán)路帶寬、速度因素的影響，這里給出經驗公式進行計算：

這里ωn是環(huán)路帶寬。最終通過計算優(yōu)化選取合適的電容值為0.96pF。

電荷泵最右邊的部分則將輸出的控制電壓轉變?yōu)榭刂齐娏鬏敵?，可以達到比較高的控制精度。

2.3 壓控延遲線

壓控延遲線是由若干壓控延遲單元串聯而成，級數越多波形失真度越小。從設計角度考慮，延遲線的設計主要是對工藝的設計。因為制造工藝的影響會造成累積效應，造成輸出信號的占空比不等，最后終會使得后級輸出信號被完全拉平。本次設計需要輸出8路等相位間隔時鐘，考慮累積效應的影響，選擇16級延遲單元，并且每個延遲單元前端串聯一個反向器來消除累積效應，取偶數級延遲單元的輸出為最終的時鐘輸出，相位間隔為45度。

在MOS工藝中，傳統的壓控延遲單元主要有兩種結構[7]：1）電容性調節(jié)；2）電阻性調節(jié)。前者通過改變等效電容值來達到延遲，但線性度較差，調節(jié)范圍??；而后者通過調節(jié)充放電電流來改變延遲，線性度好，調節(jié)范圍也比較大。這里選用電阻性調節(jié)結構做延遲單元的基本結構，但控制方式變?yōu)殡娏骺刂品绞絒8]。

設計的延遲單元如圖6所示。這樣結合前置的電荷泵后級的電流源電路，對延遲控制更為準確。

圖6 延遲單元Fig.6 Delay cell

3 仿真分析

整個延遲鎖相環(huán)電路設計采用TSMC 0.18μm 1P5M的CMOS工藝實現。由于壓控延遲線中延遲單元較多，而延遲線上的節(jié)點電容又是其延遲時間的影響因素，因此設計版圖時需要特別考慮節(jié)點的寄生電容，盡量讓各延遲線信號連線最短，同時考慮版圖的對稱性。整個版圖約為130*60μm2，如圖7所示：

圖7 延遲鎖相環(huán)版圖Fig.7 The layout of delay locked loop

GSM系統的參考頻率為26MHz，這也是延遲鎖相電路的輸入參考時鐘頻率。利用Cadence公司的SpectreRF仿真工具對整個延遲鎖相環(huán)電路進行瞬態(tài)仿真。首先觀察鑒相器的輸出端口UP和DN輸出情況，如圖8所示?？梢钥吹?，對于電荷泵而言，剛開始是一個充電過程，當系統穩(wěn)定后不再充電，UP和DN基本一致，在上升和下降沿瞬間臨界狀態(tài)，充放電保持相等。

圖8 鑒相器的輸出波形Fig.8 The output waveform of phase detector

圖9 電荷泵的輸出波形Fig.9 The output waveform of charge pump

接下來查看電荷泵的CP端口輸出情況。由于仿真電路平臺已經連接了對地電容，因此測量電容上的電壓值VCP，如圖9所示。從VCP的建立穩(wěn)定可以判斷DLL是否鎖定以及具體的鎖定時間。從波形圖上來看，延遲鎖相環(huán)的鎖定時間在520ns左右，VCP穩(wěn)定后的電源約在1.8伏。

圖10給出了反饋時鐘與參考時鐘的對齊過程，可以看到，520ns以后兩者上升沿對齊效果較好，最大間隔小于0.5個ns，開環(huán)延遲時間為1.5T，鎖定相位在2π。

圖11給出了8路等相位間隔的時鐘，電路鎖定后，8路時鐘相位間隔基本相等，時間間隔約4.8ns。

4 結論

由于無線通信系統鎖相環(huán)環(huán)路帶寬的不穩(wěn)定性，對環(huán)路校準非常重要。本文為GSM系統鎖相環(huán)路校準設計了一款結構簡單、能快速鎖定的延遲鎖相環(huán)電路。仿真結果表明，該延遲鎖相電路鎖定時間為520ns，鎖定相位在2π，并且輸出了8路等相位間隔的時鐘供數模轉換器使用。

圖10 反饋時鐘和參考時鐘的對齊過程Fig.10 The alignment process of feedback and reference clock

圖11 8路等相位間隔時鐘Fig.11 Eight clocks with same phase interval

References)

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Design of delay-locked loop for loop calibration

CHEN Xu1,FANG Lina1,XIAO Ben2
（1.Software Institute,Shenzhen Institute of Information Technology,Shenzhen 518172,P.R.China 2.School of Electrical Engineering,Guangdong Vocational and Technical College,Guangzhou 510051,P.R.China）

Delay locked loop is widely used because it may generate an accurate delay.This paper introduces a delay locked loop applied to loop calibration for PLL circuit of direct modulation transmitter.The whole circuit used TSMC 0.18 μm CMOS technology with a reference frequency of 26 MHz.The power supply is 3.3V.The simulation results show that the circuit has a locking time of about 520ns and a locking phase of 2π.It also can output eight clocks with the same phase interval of 45o.

phase locked loop;delay locked loop;phase detector;voltage-controlled delay line

TN911.8

A

1672-6332（2015）01-0074-05

【責任編輯：楊立衡】

2015-03-10

深圳市科技計劃項目（JCYJ20140418100633642）

陳勖（1977-），男（漢），湖南邵陽人，工程師，博士，主要研究方向：射頻集成電路設計。E-mail：chen_xu@sziit.com.cn