張珂銘

摘 要：文章提出了一種基于帶隙原理的多路輸出的基準電壓電路設計。該電路采用標準CMOS工藝，工作電壓為1.8～3.3 V，輸出基準電壓為1.5 V、1.1 V、0.9 V，溫度系數(shù)為75.86 ppm/℃。由于采用了MOS管亞閾值原理，功耗低至4.29 μW。在室溫27 ℃和頻率為10 Mhz處的電源抑制比為22.5 dB。

關鍵詞：帶隙；電壓基準；多輸出；低功耗；亞閾值

中圖分類號：TN432 文獻標識碼：A 文章編號：1006-8937（2015）27-0007-02

1 電路原理圖及原理分析

總電路設計原理圖，如圖1所示。

一般來說，帶隙基準產生基準電壓是基于兩種電壓之和：一個二極管電壓和一個適當系數(shù)的PTAT電壓。PTAT電壓是與絕對溫度成正比的電壓?；鶞孰妷嚎梢员硎緸楣剑?）：

VREF=VD+KPTAT·UT （1）

式中，熱電壓UT的值為（k·T/q），其中k是玻爾茲曼常數(shù)，T是絕對溫度，q是電子電荷量。熱電壓通常是由兩個雙極晶體管的基極-發(fā)射極電壓的差值產生。

常數(shù)KPTAT是與溫度無關（在一階情況下）的增益因子。由于（1）式中VD為負溫度系數(shù)的電壓，因此調整KPTAT到合適值便可達到合適的溫度補償?shù)哪康?。KPTAT的值約為10，通常是由具有同樣溫度系數(shù)的兩個電阻的比值決定的。

通常在CMOS工藝中，（1）式中的VD是由寄生的縱向或橫向雙極性晶體管實現(xiàn)的。但是一些標準的數(shù)字CMOS工藝的器件庫中并沒有這些特性的器件可供使用。一種PN結的替代的實現(xiàn)方法是利用P襯底的CMOS工藝實現(xiàn)的。該MOS管的柵、源、漏端被連載一起作為陽極，而N阱則作為陰極。對于一個357 nA的電流來說，該管的VGB有一個負的溫度系數(shù)，約為-1.69 mV/℃。（本電路中，電流取值并不為357 nA，故其負溫度系數(shù)也并不等于-1.69 mV/℃，設計過程中有其仿真結果。）

如上文所言，ΔVD可以用來產生熱電壓UT。而一種替代的方法是，可以用兩個工作在亞閾值的兩個MOS管的柵源電壓差來產生UT。對于工作在亞閾值晶體管，若其漏源電壓（VDS）大于0.1 V，則其漏源電流（IDS）由公式（2）給出：

IDS=2mμ0COXSU 2T·exp[（VGS-VT）/m·UT] （2）

式中，S=（W/L）是晶體管的寬長比；

m是亞閾值斜率因子；

μ是有效溝道遷移率；

COX是單位面積的柵氧電容。

正如寄生三極管可以產生的熱電壓UT，亞閾值電流與柵源電壓的指數(shù)關系也可以被用來產生UT。一個自級聯(lián)復合晶體管的Δ VGS由公式（3）給出：

Δ VGS=VGSM1-VGSM2=VDS1

=n·UT·ln[（nM2·IDS1）/（SM1·IDS2） （3）

可以發(fā)現(xiàn)，公式（3）表現(xiàn)出PTAT的特性，兩個器件必須工作在亞閾值區(qū)。

我們的初始電路設計如圖1所示。正如傳統(tǒng)的帶隙基準一樣：一個二極管電壓加上了一個合適系數(shù)的PTAT電壓。

晶體管M1、M2、M11和M12用來產生帶隙基準的偏置電流（IBIAS）。令SM1=SM2=SM3，偏置電流由公式（4）給出：

IBIAS =（VGSM11-VGSM12）/RPTAT （4）

對于我們的電路而言，我們選擇了357 nA的偏置電流，這要求RPTAT約為100 kΩ。這個電阻可以用一個工作在深三極管區(qū)的MOS管替代。

輸出電壓VREF由公式（5）給出：

VREF =VD14+VDS7+VDS9 （5）

通過M4、M5、M6的電流分別為：（S4/S2）·IBIAS、（S5/S2）·IBIAS 和（S6/S2）·IBIAS。

當體效應可以忽略時，用公式（3）和電流鏡的各晶體管的尺寸比，公式（5）可以被寫為式（6）：

VREF =VD14+

UT·n·ln （6）

通過公式（6）我們發(fā)現(xiàn)，通過M4～M10合適的尺寸選擇，可以對VREF進行合意的溫度補償。

在公式（6）中，將VREF對溫度T求導，令其等于0，我們可以得到公式（7）：

TCVD /（TCUT）=ln （7）

在電路進行仿真后，我們發(fā)現(xiàn)其功率超過指標，為了降低功率，我們要降低管子的電流，這又造成了輸出很難維持在1.5 V，于是我們在提供負溫度系數(shù)的管子（M14）上，疊加了一個電阻，以提高輸出電壓。

電路采用1.8 V的電源電壓。

如總電路圖中的M13，在我們選取的電流下，其柵極電壓呈現(xiàn)負的溫度系數(shù)，同時，在其至上疊加的電阻的壓降呈正溫度系數(shù)，兩者疊加后，再加上M7～M10組成的電路網絡上的正溫度系數(shù)的電壓，最后調節(jié)參數(shù)，即得到較好的主輸出1.5 V。

在實現(xiàn)了1.5 V（Vref）的基準輸出后，我們用其分壓實現(xiàn)1.1 V（Vref11）與0.9 V（Vref09）輸出，由于本基準不是利用基準電路流過電阻生成的，所以用電阻網絡分壓會對前級電路造成影響，使輸出不準確。

在分壓網絡中，采用了PMOS Cascode 結構的源極跟隨器，隔離對前級輸出的影響，并進行電壓跟隨與分壓，而M01、M02、M03三個管子構成啟動電路。

2 電路設計指標總覽

電路設計指標總覽，見表1。

參考文獻：

[1] 畢查德·拉扎維.模擬CMOS集成電路設計[M].西安：西安交通大學出版社，2002.

[2] C.J.Fayomi，G.Wirth，H.Achigui，etc.Sub 1 V CMOS Bandgap references design techniques：a surVey[J].Urnal of Analog Integrated Circuits and Signal Processing，2010，（62）.

[3] A.E.Buck，C.L.McDonald，S.H.Lewis，etc.A CMOS bandgap reference without resistors[J].IEEE Journal of Solid-State Circuits，2002，（37）.