張子方

(天津市聯(lián)大通訊發(fā)展有限公司 天津300192)

一種改進(jìn)型的高性能PSM調(diào)制升壓芯片設(shè)計(jì)

張子方

(天津市聯(lián)大通訊發(fā)展有限公司 天津300192)

基于CSMC 0.5 um CMOS工藝設(shè)計(jì)了一種PSM(Pulse Skip Mode)調(diào)制電荷泵DC-DC升壓芯片。優(yōu)化整體結(jié)構(gòu)使能控制最大程度上降低靜態(tài)功耗，設(shè)計(jì)能夠防止振蕩器誤操作的時(shí)鐘邏輯控制電路、寬工作范圍低溫度系數(shù)的帶隙基準(zhǔn)和襯底最高電位選擇電路，分別起到有效抑制紋波紊亂，減小開(kāi)關(guān)切換時(shí)流過(guò)開(kāi)關(guān)管的脈沖電流、拓寬芯片的工作溫度范圍和防止閂鎖效應(yīng)，減小芯片面積的作用。仿真結(jié)果表明所設(shè)計(jì)的改進(jìn)措施使該芯片較傳統(tǒng)的2倍升壓電荷泵具有更低的穩(wěn)定紋波、靜態(tài)功耗和更寬的工作溫度范圍，進(jìn)一步提高了升壓電荷泵芯片的性能。

PSM調(diào)制 邏輯控制 尖峰脈沖 靜態(tài)電流 襯底電位

0 引 言

受到廣泛應(yīng)用的藍(lán)牙系統(tǒng)、汽車(chē)電子監(jiān)測(cè)儀表等便攜式電子設(shè)備中的電池不但價(jià)格較高而且壽命短，經(jīng)常更換很不經(jīng)濟(jì)。為保證系統(tǒng)穩(wěn)定、持續(xù)可靠的工作，通常需要在電路設(shè)計(jì)上使用一個(gè)DC-DC升壓器件，把遞降的電源電壓在一段較長(zhǎng)的時(shí)間內(nèi)穩(wěn)定在一定電壓值來(lái)充分挖掘電池的潛力，提高使用經(jīng)濟(jì)效益。如今電源管理模塊不斷發(fā)展，利用電感實(shí)現(xiàn)DC-DC變換的開(kāi)關(guān)電源[1-2]由于體積龐大不易于集成、產(chǎn)生EMI且價(jià)格昂貴等問(wèn)題，現(xiàn)代電源常采用利用電容儲(chǔ)存能量的電荷泵電路，[3-5]其調(diào)制模式主要有線性模式和跳周期模式(PSM)，[6]線性模式在輕負(fù)載下效率低，[5]而文獻(xiàn)[7]表明 PSM調(diào)制的電荷泵具有輕負(fù)載下效率高、響應(yīng)速度快、抗擾動(dòng)性能好且EMI小等優(yōu)點(diǎn)，考慮低功耗本文采用PSM調(diào)制來(lái)設(shè)計(jì)電路。為解決 PSM 調(diào)制電荷泵紋波較大易擾動(dòng)的缺點(diǎn)，除了以往通過(guò)升壓倍數(shù)模式轉(zhuǎn)換、增大輸出電容、提高開(kāi)關(guān)頻率等常用手段，改良了控制 4個(gè)晶體開(kāi)關(guān)管的時(shí)鐘邏輯電路來(lái)抑制反饋回路可能出現(xiàn)的尖峰噪聲，此外設(shè)計(jì)寬工作范圍的帶隙基準(zhǔn)、高轉(zhuǎn)換速率的襯底電位選擇電路，并結(jié)合子模塊使其能控制多個(gè)方位，提升了整個(gè)芯片在工作范圍、穩(wěn)定度和功耗方面的性能，符合現(xiàn)今電源管理芯片發(fā)展的趨勢(shì)，在所需電壓不高的應(yīng)用中具有較廣闊的市場(chǎng)應(yīng)用價(jià)值。

1 優(yōu)化整體結(jié)構(gòu)使能控制的PSM調(diào)制電荷泵

本文所設(shè)計(jì)的 PSM 調(diào)制升壓電荷泵拓?fù)浣Y(jié)構(gòu)如圖 1所示，主要由振蕩器、時(shí)鐘邏輯控制電路、帶隙基準(zhǔn)、比較器、襯底電位選擇電路和 2倍壓電容轉(zhuǎn)換器(包括 4個(gè)開(kāi)關(guān) MOS管、減小輸入紋波的輸入電容 CIN、輸出電容 COUT和泵電容CPUMP)構(gòu)成。分壓電阻 R1、R2和遲滯比較器構(gòu)成反饋網(wǎng)絡(luò)，當(dāng)輸出分壓信號(hào) VA低于遲滯比較器的下遲滯電壓 VTHN時(shí)，比較器輸出信號(hào)開(kāi)啟振蕩器，電荷泵正常工作，時(shí)鐘邏輯控制電路控制M2、M3和M1、M4兩對(duì)管子的輪流導(dǎo)通，通過(guò)泵電容把電荷從輸入轉(zhuǎn)移到輸出，當(dāng)輸出分壓信號(hào) VA高于 VTHP時(shí)，比較器輸出信號(hào)關(guān)斷振蕩器，此時(shí) 4個(gè)開(kāi)關(guān)均關(guān)斷，輸出電容提供負(fù)載所需要的全部電流。

圖1 PSM調(diào)制電荷泵Fig.1 PSM modulation charge pump

為全面降低靜態(tài)功耗，本設(shè)計(jì)中將振蕩器、邏輯控制電路、比較器和帶隙都設(shè)計(jì)了各自的使能端 EN，在整體電路中結(jié)合幾個(gè)門(mén)電路相互配合工作，實(shí)現(xiàn)同時(shí)完全關(guān)斷子模塊電路的功能，將芯片應(yīng)用于其他系統(tǒng)中，當(dāng)使能信號(hào)無(wú)效也就不會(huì)有帶隙等模塊消耗的不必要靜態(tài)損耗，關(guān)斷電流為 pA級(jí)，這將提高電池的使用壽命。此外 PSM 調(diào)制在跨過(guò)的周期內(nèi)，完全沒(méi)有開(kāi)關(guān)損耗，有效減小了靜態(tài)電流，提高了效率。

2 關(guān)鍵電路的分析與設(shè)計(jì)

2.1 時(shí)鐘邏輯控制電路

圖 2為時(shí)鐘邏輯控制電路圖。在 PSM調(diào)制電荷泵中，調(diào)制控制邏輯模塊(圖1中的Clk_Logic_Control模塊)是一個(gè)最重要的部分，它決定著整個(gè)芯片能否正常運(yùn)行，在本設(shè)計(jì)中它由數(shù)字電路實(shí)現(xiàn)。根據(jù) FB_ON(Vref、VA和通過(guò)比較器產(chǎn)生的信號(hào))的高低電平狀態(tài)，當(dāng) FB_ON＝0時(shí)輸出一個(gè)信號(hào)OSC_ON＝1，開(kāi)啟并將振蕩器產(chǎn)生的時(shí)鐘信號(hào) CLK轉(zhuǎn)換為4個(gè)時(shí)鐘信號(hào) CK1～CK4控制開(kāi)關(guān)管 M1～M4的通斷，當(dāng)FB_ON＝1時(shí)輸出OSC_ON＝0來(lái)控制振蕩器，使能EN端將其關(guān)斷不產(chǎn)生 CLK，進(jìn)而控制電荷泵的工作狀態(tài)。開(kāi)關(guān)管工作時(shí)要求驅(qū)動(dòng)的時(shí)鐘信號(hào)為兩相不交疊時(shí)鐘，以建立一段死區(qū)時(shí)間來(lái)防止M1、M3或者M(jìn)2、M4同時(shí)導(dǎo)通，否則瞬間會(huì)有大電流從電源流向地。死區(qū)時(shí)間的調(diào)整通過(guò)選擇適合的延時(shí)器Delay來(lái)完成。權(quán)衡效率與電路復(fù)雜程度，在所設(shè)計(jì)的整體時(shí)鐘邏輯控制電路中完成產(chǎn)生兩相不交疊時(shí)鐘的部分采用交錯(cuò)延時(shí)死區(qū)時(shí)間控制原理，利用與非門(mén)和反相器形成閉鎖回路產(chǎn)生延時(shí)，結(jié)合由與非門(mén) G5～G8(組成主觸發(fā)器)和 G1～G4(組成從觸發(fā)器)構(gòu)成的主從 SR觸發(fā)器，且該主從觸發(fā)器為S和R端接到輸出的2分頻器，整體即可實(shí)現(xiàn)將時(shí)鐘CLK’分頻為兩相不交疊時(shí)鐘 T1、T2的功能。T1、T2輸入到后續(xù)門(mén)電路，當(dāng)芯片輸入使能信號(hào)EN為高電平時(shí)，得到4個(gè)控制晶體管的時(shí)鐘信號(hào)CK1～CK4。

因FB_ON為帶隙基準(zhǔn)電壓和電荷泵輸出采樣電壓VA通過(guò)比較器比較后產(chǎn)生的信號(hào)，需要考慮的是，PSM調(diào)制模式的電荷泵輸出電壓紋波比線性調(diào)制模式大，加上帶隙基準(zhǔn)電壓也會(huì)隨著溫度等環(huán)境因素而輕微波動(dòng)，所以?xún)烧弑容^后產(chǎn)生的FB_ON信號(hào)也會(huì)不穩(wěn)定而可能帶有尖峰噪聲，引起振蕩器誤操作，控制邏輯混亂，最終導(dǎo)致輸出電壓沒(méi)有穩(wěn)定在所需數(shù)值。為防止該現(xiàn)象，本設(shè)計(jì)在產(chǎn)生不交疊時(shí)鐘之前加入能夠抑制FB_ON尖峰噪聲的數(shù)字電路，更穩(wěn)妥地防止尖峰噪聲帶來(lái)的誤操作問(wèn)題。利用兩個(gè)帶有異步預(yù)置端和清零端的維持阻塞型D觸發(fā)器A、B構(gòu)成一個(gè)去抖電路結(jié)構(gòu)，D端與置位端都接入電源電壓，輸出端 QA接入 B的清零端，F(xiàn)B_ON接入 A的清零端，輸出兩個(gè)信號(hào)VCON和OSC_ON，分別控制4個(gè)開(kāi)關(guān)的工作與否和振蕩器的信號(hào)。如果輸出電壓高于 5 V，信號(hào)OSC_ON變低電平關(guān)斷振蕩器，VCON與CLK、EN信號(hào)通過(guò)三輸入與非門(mén)，共同決定 CK1～CK4的產(chǎn)生和關(guān)斷。該部分滿足當(dāng) FB_ON帶有尖峰噪聲，且噪聲脈寬小于兩個(gè) CLK時(shí)，VCON和OSC_ON不會(huì)隨著FB_ON的變化而變化。

圖2 時(shí)鐘邏輯控制電路Fig.2 CCL circuit

圖3 時(shí)鐘邏輯控制時(shí)序圖Fig.3 CCL sequence chart

圖 3為時(shí)鐘邏輯控制電路的仿真時(shí)序圖，圖中表明信號(hào)VCON和OSC_ON不受FB_ON在變化過(guò)程中出現(xiàn)的尖峰噪聲的影響。兩相無(wú)交疊時(shí)鐘信號(hào) CK1～CK4的死區(qū)時(shí)間約為38,ns。

2.2 帶隙基準(zhǔn)源

內(nèi)部基準(zhǔn)電壓對(duì)輸出電壓精度和穩(wěn)定性有決定性作用，也決定了芯片的工作溫度和電壓范圍。圖 4為本文所設(shè)計(jì)的寬工作范圍低溫度系數(shù)帶隙基準(zhǔn)源，輸入的使能端EN為0時(shí)有效。電容 C1主要起到環(huán)路補(bǔ)償作用，增加整個(gè)環(huán)路的穩(wěn)定性?？紤]到 PSM 調(diào)制方式產(chǎn)生的輸入電流紋波也較大，在該帶隙中加入由R6和C2組成的低頻濾波網(wǎng)絡(luò)來(lái)濾除電源可能帶有的高頻電壓噪聲，提高帶隙基準(zhǔn)的電源抑制比。該電路所有晶體管采用CSMC 0.5 um CMOS工藝中的低閾值管進(jìn)行設(shè)計(jì)。

圖4 帶隙基準(zhǔn)源的電路結(jié)構(gòu)Fig.4 Gircuit configuration of bandgap reference

根據(jù)BJT晶體管BE結(jié)電壓和電流的關(guān)系及電阻R3上的壓降可得：

運(yùn)算放大器將Q3和Q4的集電極設(shè)在相同的電位，設(shè)電阻R3＝R2，則IC3＝IC4。設(shè)晶體管Q3的并聯(lián)數(shù)是晶體管Q4的8倍，則IS3＝8IS4。則電阻R3上的壓降為：

晶體管Q4的基極電位為：

則基準(zhǔn)電壓Vref為：

適當(dāng)?shù)剡x取 R1、R3和 R4的電阻值，可以使兩項(xiàng)之和達(dá)到零溫度系數(shù)，從而得到溫度特性較好的基準(zhǔn)電壓。

一般 BJT晶體管的 BE結(jié)電壓變化很小，可以近似地認(rèn)為 VBE(Q4)＝VBE(Q5)，則通過(guò)晶體管 Q5和電阻 R5產(chǎn)生的基準(zhǔn)電流Iref為：

從式(5)可以看出，產(chǎn)生的基準(zhǔn)電流近似為一個(gè) PTAT電流，為比較器(Compare模塊)提供偏置電流Iref。

基準(zhǔn)電壓 Vref隨工作電壓和工作溫度的變化關(guān)系如圖 5所示。當(dāng)環(huán)境溫度為 27 ℃，電源電壓 Vin在 1.8～4.6 V的范圍內(nèi) Vref最大變化了 0.905 mV，Vref的變化非常小；當(dāng) Vin為3,V，溫度從-35～＋125 ℃變化時(shí)，Vref最大變化了 9 mV。以上仿真均在 tt、ff、ss、fs、sf工藝角下進(jìn)行容差分析，說(shuō)明不同工藝角下Vref的溫漂曲線幾乎不變。具有寬工作電壓和寬溫度范圍的帶隙決定了整體電荷泵升壓電路具有寬工作范圍的特性。

圖5 5種MOS管模型下Vref和Vin的關(guān)系以及溫漂曲線Fig.5 Relation of Vrefand Vinand temperature excursion curve under 5 MOS

2.3 襯底最高電位選擇電路

在4支開(kāi)關(guān)晶體管中，為防止P管襯底pn結(jié)正偏，發(fā)生閂鎖效應(yīng)，需要對(duì)大 MOS管的襯底電壓進(jìn)行控制，常將其接到整個(gè)電路的最高電位 VMAX。此外，隨著電荷泵電容的充放電，會(huì)較大地改變開(kāi)關(guān)管的柵壓，故直接驅(qū)動(dòng)開(kāi)關(guān)管的時(shí)鐘信號(hào)CLK1～CLK4是需要由CK1～CK4經(jīng)過(guò)驅(qū)動(dòng)電路Driver進(jìn)行時(shí)鐘電位提升到最高電位VMAX的，以保證開(kāi)關(guān)管能夠正常關(guān)斷。如文獻(xiàn)[4]等產(chǎn)生最高電位的傳統(tǒng)做法是采用一對(duì)PMOS開(kāi)關(guān)來(lái)完成，通常為減小導(dǎo)通電阻，PMOS管的尺寸與大尺寸開(kāi)關(guān)管的大小相似，這將嚴(yán)重浪費(fèi)芯片面積。圖6為專(zhuān)門(mén)設(shè)計(jì)的VMAX選擇電路結(jié)構(gòu)，輸入端口IN1和IN2分別接芯片電源電壓 Vin和輸出電壓 Vout。開(kāi)始時(shí)Vout較小，Vin具體有一定的電壓值，M1處于線性區(qū)，M2截止，A點(diǎn)為高電位，使M13導(dǎo)通，B點(diǎn)為低電位，經(jīng)過(guò)兩個(gè)反相器后通過(guò)M18、M20，Y≈Vin。隨著 Vout的升高，M2管導(dǎo)通，A點(diǎn)的電位被拉低，M13截止，M7～M10開(kāi)始有電流的產(chǎn)生，但在Vout＞Vin之前，M11一直處于截止區(qū)，B點(diǎn)的電位一直為低電平，Y還是一直輸出 Vin，當(dāng) Vout＞Vin時(shí)，M11管導(dǎo)通，B點(diǎn)的電位被拉高，從而通過(guò)一個(gè)非門(mén)后輸出一個(gè)低電平，再由M19、M21管輸出一個(gè)接近Vout的值。隨著Vout的繼續(xù)升高，近似輸出VMAX＝Y(jié)≈Vout的電壓值。

圖6 襯底最高電位選擇電路Fig.6 Selective circuit of substrate Max. potential

3 版圖設(shè)計(jì)與系統(tǒng)仿真

芯片版圖采用CSMC 0.5 um DPTM工藝完成，考慮了布線通道、對(duì)稱(chēng)性、防干擾隔離等原則，經(jīng)過(guò)調(diào)整后整體布局比較緊湊，節(jié)省了版圖面積，降低成本。圖7為該P(yáng)SM調(diào)制升壓電荷泵電路版圖，面積約為 430,μm×316,μm，大寬長(zhǎng)比的MOS管占據(jù)了大部分面積。

圖7 芯片版圖Fig.7 Chip layout

提取版圖寄生參數(shù)后新建 config視圖對(duì)整體電路進(jìn)行后仿真，采用Cadence spectre仿真工具進(jìn)行，取CPUMP＝220 nF，CIN＝COUT＝2.2 μF，4個(gè)開(kāi)關(guān)管 MOS的寬長(zhǎng)比為(W/L)p＝(W/L)n＝2,000/1，典型條件下，Vin＝3,V，振蕩器頻率為1,MHz，T＝25,℃，給一個(gè)使能信號(hào) EN，在負(fù)載電流為 5,mA時(shí)得到穩(wěn)定后的輸出波形如圖 8所示，穩(wěn)定輸出電壓 Vout＝5 V，紋波電壓約為36 MVP-P。

圖8 穩(wěn)定工作后的芯片Vout、總電流以及開(kāi)關(guān)管電流Fig.8 Vout, total current and switch current of a stable ship

EN為0時(shí)，所有模塊沒(méi)有使能，芯片關(guān)態(tài)電流幾乎為0，EN高電平到達(dá)后芯片啟動(dòng)工作，當(dāng)輸出電壓大于 5 V時(shí)，比較器輸出為 1，與 EN通過(guò)與非邏輯輸出 0，再通過(guò)非門(mén)得到1，即使得 FB_ON為高電平，進(jìn)而使控制振蕩器的信號(hào)OSC_ON為 0，立刻關(guān)斷振蕩器，跳過(guò)一定的周期，無(wú)開(kāi)關(guān)損耗。圖 8中從芯片穩(wěn)定工作后的總電流I總和 4個(gè)開(kāi)關(guān)管的Ids1～I(xiàn)ds4電流可看出芯片交替振蕩和關(guān)斷以維持穩(wěn)定的輸出電壓。波形I總的水平線段即為靜態(tài)電流，約 69 μA，動(dòng)態(tài)電流最大為40 mA。開(kāi)關(guān)管M1～M4切換時(shí)的最大脈沖電流分別為24 mA、39 mA、40,mA、27 mA，比文獻(xiàn)[4]中相對(duì)應(yīng)開(kāi)關(guān)管切換產(chǎn)生的最大脈沖電流(146.2 mA、57.6 mA)有了明顯改善。極低的動(dòng)態(tài)和靜態(tài)電流可有效提高系統(tǒng)轉(zhuǎn)換效率，降低功耗。

芯片輸出溫度特性主要由帶隙基準(zhǔn)的溫漂決定，因基準(zhǔn)溫漂只有 9 mV左右，故芯片輸出電壓也有良好的溫度特性，圖9為-35～+125 ℃范圍內(nèi)輸出電壓只變化了18 mV左右。

圖9 輸出電壓隨溫度的變化Fig.9 Variation of output voltage with temperature

4 結(jié) 語(yǔ)

基于CSMC 0.5 um CMOS工藝設(shè)計(jì)了一種低靜態(tài)功耗、寬工作溫度范圍、高穩(wěn)定性低紋波的高效 PSM 調(diào)制 DC-DC升壓芯片，重點(diǎn)分析了改進(jìn)的使能控制、時(shí)鐘邏輯電路，帶隙基準(zhǔn)和襯底最高電位選擇電路，采用電容器來(lái)貯存能量實(shí)現(xiàn)電壓提升，占用空間小，使用成本較低。仿真結(jié)果表明，通過(guò)對(duì)電路的優(yōu)化設(shè)計(jì)，進(jìn)一步提升了芯片的功耗、穩(wěn)定性以及工作性能，具有較大的研究意義和市場(chǎng)應(yīng)用價(jià)值。

［1］ Gendensuren M，Park J W，Lee C S，et al. Low power integrated 0. 35 μm CMOS voltage-mode DC-DC boost converter [C]//2013 Fourth International Conference on Power Engineering，Energy and Electrical Drives，Istanbul Turkey，2013：502-505

［2］ 陳炳滿. 高效升壓 DC-DC轉(zhuǎn)換器設(shè)計(jì)[D]. 西安：西安電子科技大學(xué)，2014.

［3］ Wong O Y，Tam W S，Kok C W，et al. A novel gate boosting circuit for 2-phase high voltage CMOS charge pump [C]//IEEE International Conference of Electron Devices and Solid-State Circuits，2009：250-253.

［4］ 胡央維. 3～5,V電荷泵升壓型半導(dǎo)體LED照明光源驅(qū)動(dòng)芯片[D]. 杭州：浙江大學(xué)，2006.

［5］ 李精文. 高效電荷泵DC-DC白光LED驅(qū)動(dòng)芯片的設(shè)計(jì)[D]. 大連：大連理工大學(xué)，2007.

［6］ Luo P，Luo L Y，Li Z J，et al. Skip cycle modulation in switching DC-DC converter [C]// IEEE 2002 International Conference on Communications，Circuits and Systems and West Sino Expositions，2002：1716-1719.

［7］ 熊富貴，羅萍，李肇基，等. PSM 調(diào)制電荷泵電路[J]. 微電子學(xué)，2004，34(2)：125-127.

［8］ 施敏，王強(qiáng)，張士兵，等. 基于0.5,μm CMOS工藝的PFM調(diào)制DC-DC升壓電路設(shè)計(jì)[J]. 微電子學(xué)與計(jì)算機(jī)，2010，27(5)：27-30.

［9］ 張彥科，鮑嘉明. 一種基于升壓 DC-DC變換器的白光 LED驅(qū)動(dòng)芯片[J]. 微電子學(xué)，2011，41(4)：525-527.

［10］ 林少波. 高精度高電源電壓抑制比CMOS帶隙基準(zhǔn)源設(shè)計(jì)[D]. 西安：西安電子科技大學(xué)，2012.

［11］ 付軍輝，秦忠洋. 一種高轉(zhuǎn)換速率襯底電位選擇電路的設(shè)計(jì)[J]. 中國(guó)集成電路，2008，17(12)：40-43.

［12］ Allen P E，Holberg D R. CMOS模擬集成電路設(shè)計(jì)[M].馮軍，李智群，譯. 2版. 北京：電子工業(yè)出版社，2012：359-386.

［13］ 畢查德·拉扎維. 模擬 CMOS集成電路設(shè)計(jì)[M]. 陳貴燦，程軍，張瑞智，等，譯. 西安：西安交通大學(xué)出版社，2002：309-327.

［14］ 何樂(lè)年，王憶. 模擬集成電路設(shè)計(jì)與仿真[M]. 北京：科學(xué)出版社，2008：196-286.

［15］ 小林芳直. 數(shù)字邏輯電路的ASIC設(shè)計(jì)[M]. 蔣民，譯.北京：科學(xué)出版社，2004：33-51.

A Design of Improved High-performance PSM Modulation Boost IC

ZHANG Zifang
(Tianjin Lianda Communication Development Ltd.，Tianjin 300192，China)

A design of PSM (Pulse Skip Mode) boost DC-DC IC base on CSMC 0.5 μm CMOS technology was presented. The circuit’s overall structure was optimized to greatly reduce the static power. In the study, a clock logic control circuit which can prevent oscillator from accidental gesturing, a wide range low temperature coefficient band gap reference and a substrate maximum potential selector circuit were separately designed to effectively restrain ripple derangement, decrease the pulse current flow through the switching transistor, broaden the IC’s temperature range, avoid latch up phenomenon and decrease the chip area. As simulation results indicated, the proposed improvement measures enabled this IC’s lower steady ripple, lower static power and wider working temperature range compared with traditional voltage doubling charge pumps, thus further improving the performance of boost charge pump chips.

PSM modulation；logic control；pulse peaking；static current；substrate potential

TN432

A

1006-8945(2015)11-0023-04

2015-10-08