崔金洪，石金成

（深圳方正微電子有限公司，廣東 深圳 518116）

1 引言

功率集成電路中包含低壓和高壓器件，所以應(yīng)用場合比普通CMOS集成電路多，例如在汽車電子、家用電器、日常照明、工業(yè)控制、開關(guān)電源、電機(jī)驅(qū)動(dòng)ACDC轉(zhuǎn)換、LED驅(qū)動(dòng)等領(lǐng)域中都有廣泛應(yīng)用。某產(chǎn)品要求應(yīng)用于Vds≤500 V、Vgs5~40 V和AC 100~240 V場合，之前應(yīng)用于以上場合時(shí)是40 V CMOS連接一個(gè)DMOS應(yīng)用與AC/DC轉(zhuǎn)換。這里這個(gè)產(chǎn)品是把CMOS和DMOS集成在一起，但是功率集成電路要求低壓器件與高壓器件工藝匹配。而普通CMOS電路都是低壓器件流程制造，工藝成熟。高壓器件與低壓器件的隔離可以用SOI工藝技術(shù)，但是生產(chǎn)成本高[1~3]。

這里闡述一種普通CMOS襯底片制造高壓與低壓器件兼容的設(shè)計(jì)制造流程。其結(jié)構(gòu)如圖1所示，在P型襯底片上做深N阱光刻注入和推結(jié)深，然后生長外延層。在外延層上做器件，高壓N阱做為LDMOS的漂移區(qū)（耐壓區(qū)）做在P-外延層中，深N阱做在P型襯底上。由于深N阱注入推結(jié)深步驟后的熱制成步驟，導(dǎo)致深N阱會(huì)反擴(kuò)到P-外延層。深N阱是漏端重要組成部分，與高壓N阱一樣承擔(dān)BVDS耐壓的功能。由于是LDMOS器件，提高源漏擊穿電壓的關(guān)鍵是漂移區(qū)的結(jié)構(gòu)設(shè)計(jì)。影響LDMOS器件源漏擊穿電壓特性的主要參數(shù)包括漂移區(qū)的濃度、長度、結(jié)深等。因此這里用半導(dǎo)體工藝模擬軟件仿真了不同的漂移區(qū)濃度、長度、結(jié)深對源漏擊穿電壓的影響，進(jìn)而確定了這個(gè)500 V LDMOS漂移區(qū)濃度、長度和結(jié)深的具體數(shù)值。

圖1 500 V LDMOS剖面圖

2 高壓N阱漂移區(qū)濃度對擊穿電壓的影響

由圖1可見這個(gè)器件的耐壓區(qū)包括兩個(gè)部分，一個(gè)是高壓N阱區(qū)，另一個(gè)是深N阱區(qū)，漂移區(qū)與襯底之間不是突變結(jié)而是緩變結(jié)，所以增加了問題分析的難度。模擬仿真中，假設(shè)高壓N阱注入劑量為1.3×1012cm-2，漂移區(qū)長度為30 μm。高壓N阱注入用磷注入。不同的注入劑量，其擊穿電壓也不相同，如圖2所示，隨著高壓N阱注入劑量的增大，擊穿電壓先逐漸升高，在達(dá)到一個(gè)最大值以后逐漸降低。

看圖1的剖面圖，可知這個(gè)器件的擊穿有可能是P阱與高壓N阱形成的結(jié)擊穿，也有可能是深N阱與P型襯底形成的結(jié)擊穿，這兩個(gè)結(jié)擊穿電壓中較低的就是最終擊穿電壓。其產(chǎn)生的原因是：當(dāng)高壓N阱注入劑量較高時(shí)，漂移區(qū)濃度較高，漂移區(qū)無法完全耗盡，漏極所加的反向電壓電場集中分布在很短的空間電荷區(qū)中，耗盡區(qū)無法延伸到漏極處，在源極處電場線分布密集(如圖3所示)，所以擊穿點(diǎn)在源極附近。當(dāng)高壓N阱注入劑量很低時(shí)，漂移區(qū)濃度就低，漏極加較高的反向電壓時(shí)會(huì)使漂移區(qū)完全耗盡，空間電荷區(qū)向漏極延伸，使得濃度很高的N阱漏極也會(huì)耗盡一小部分。這里較高的N阱空間電荷濃度產(chǎn)生了較高的電場強(qiáng)度，電場線分布密集，容易發(fā)生雪崩擊穿，所以擊穿電壓會(huì)變低。高壓N阱注入劑量較低時(shí)，漂移區(qū)的電場線分布如圖4所示。漏極附近的電場線分布集中，所以電場強(qiáng)度也很高，擊穿點(diǎn)在漏極附近，擊穿點(diǎn)遠(yuǎn)離源極。當(dāng)注入劑量選取恰當(dāng)時(shí)，漂移區(qū)濃度正好使反偏時(shí)高壓N阱和深N阱完全耗盡到漏區(qū)N阱邊緣，而沒有耗盡到N阱內(nèi)部漏端。在整個(gè)漂移區(qū)中電壓分布均勻，如圖5所示，這時(shí)的擊穿電壓較優(yōu)。取漂移區(qū)的高壓N阱注入劑量為1.3×1012cm-2，同理可得耐壓區(qū)深N阱的注入劑量為 1.3×1012cm-2。

圖2 源區(qū)中間開出硅孔高壓N阱漂移區(qū)注入劑量與擊穿電壓變化曲線

圖3 高壓N阱注入劑量較高時(shí)漂移區(qū)電場線分布

3 高壓N阱漂移區(qū)長度對擊穿電壓的影響

從圖1可見，高電壓主要由高壓N阱漂移區(qū)和深N阱耐壓區(qū)來承擔(dān)。其中高壓N阱漂移區(qū)的長度是影響器件擊穿電壓的參數(shù)之一，高壓N阱漂移區(qū)的長度變長，器件的擊穿電壓BV會(huì)升高，但高壓N阱漂移區(qū)的長度過長，器件的導(dǎo)通電阻RON會(huì)變大，這樣器件的驅(qū)動(dòng)能力會(huì)下降。因此高壓N阱漂移區(qū)長度選取要適當(dāng)，如果高壓N阱漂移區(qū)和深N阱耐壓區(qū)濃度選取恰當(dāng)時(shí)，高壓N阱漂移區(qū)完全耗盡，大部分漏極電壓分布在高壓N阱漂移區(qū)，電場分布較均勻，所以高壓N阱漂移區(qū)各處的電場近似相等，根據(jù)公式：

圖4 高壓N阱注入劑量較低時(shí)漂移區(qū)電場線分布

圖5 高壓N阱注入劑量適當(dāng)時(shí)漂移區(qū)電場線分布

其中V表示器件擊穿電壓，E表示高壓N阱和P阱橫向結(jié)的平均電場，L表示高壓N阱漂移區(qū)長度。如果P阱與高壓N阱橫向結(jié)的平均電場E為20 V/μm[4]，根據(jù)式（1），要實(shí)現(xiàn)500 V的擊穿電壓，器件的高壓N阱漂移區(qū)長度初步定為25 μm。在25 μm附件選取不同器件的高壓N阱漂移區(qū)長度仿真擊穿電壓數(shù)值，當(dāng)高壓N阱漂移區(qū)的注入劑量為1.3×1012cm-2時(shí)，得到高壓N阱漂移區(qū)的長度與擊穿電壓的關(guān)系如圖6。從圖6可以看出，當(dāng)高壓N阱漂移區(qū)長度較小時(shí)，擊穿電壓隨著高壓N阱漂移區(qū)長度的變長而增加，最終趨于穩(wěn)定。其中的機(jī)理是：當(dāng)高壓N阱漂移區(qū)濃度選取恰當(dāng)時(shí)，高壓N阱漂移區(qū)全部耗盡，大部分漏極反向電壓較均勻分布在整個(gè)高壓N阱漂移區(qū)。當(dāng)高壓N阱漂移區(qū)變長到一定程度時(shí)，擊穿點(diǎn)由高壓N阱-場氧化層界面轉(zhuǎn)移到體內(nèi)深N阱耐壓區(qū)與P型襯底界面，如果深N阱耐壓區(qū)與P型襯底界面平行，緩變結(jié)擊穿電壓就是器件擊穿電壓的最大值[5]。由圖6中擊穿電壓數(shù)值可見小于這個(gè)最大值，原因是這里仿真的器件的柵長L較大，器件關(guān)態(tài)時(shí)，漏極電壓為500 V，柵極電壓是0 V，兩極間的電場強(qiáng)度相差很大，導(dǎo)致高壓N阱-場氧化層界面在深N阱耐壓區(qū)與P型襯底界面達(dá)到擊穿電壓之前已經(jīng)擊穿。因此過度增大高壓N阱漂移區(qū)的長度對提高擊穿電壓沒有意義，并且會(huì)使高壓N阱漂移區(qū)導(dǎo)通電阻RON變大。版圖芯片中的LDMOS器件都是采用圓形或者跑道型結(jié)構(gòu)或者叉指狀結(jié)構(gòu)，所以LDMOS器件占用的面積都是平方倍在變大。這里高壓N阱漂移區(qū)的長度為30 μm。同理可得耐壓區(qū)深N阱的長度為100 μm。

圖6 高壓N阱漂移區(qū)長度與擊穿電壓的關(guān)系曲線

4 漂移區(qū)結(jié)深對器件擊穿電壓的影響[6]

由圖1可見這個(gè)器件的漂移區(qū)結(jié)是由高壓N阱與P阱的結(jié)和深N阱與P型襯底的結(jié)組合構(gòu)成， 當(dāng)高壓N阱漂移區(qū)注入劑量為1.3×1012cm-2磷離子時(shí)，用不同推高壓N阱與P阱的結(jié)深時(shí)間，會(huì)有不同的結(jié)深，高壓N阱與P阱的結(jié)深與擊穿電壓變化關(guān)系曲線如圖7。圖7可分為兩部分，第一部分是上升區(qū)，第二部分是下降區(qū)。上升區(qū)，高壓N阱漂移區(qū)與P阱的結(jié)深增加，擊穿電壓會(huì)有提高。當(dāng)高壓N阱漂移區(qū)與P阱的結(jié)深超過3.231 μm后，進(jìn)入下降區(qū)，隨著高壓N阱漂移區(qū)與P阱的結(jié)深增加，擊穿電壓開始下降。其機(jī)理是：當(dāng)高壓N阱漂移區(qū)與P阱的結(jié)深較小時(shí)，電場強(qiáng)度的最大值在圖1所示漏極左端高壓N阱-場氧化層界面處。高壓N阱漂移區(qū)與P阱的結(jié)深加深，電場曲率變小、電場強(qiáng)度變?nèi)酰妶鼍€沒有原來集中，最高電場向深N阱與P型襯底延伸，擊穿電壓也變大。當(dāng)高壓N阱漂移區(qū)與P阱的結(jié)深繼續(xù)增加（大于2.615 μm），進(jìn)入下降區(qū)。由于場板下電力線彎曲程度變大，高壓N阱-場氧化層界面處的水平方向場強(qiáng)增加，靠近源極處電力線密集度增加，所以靠近源極處更易擊穿，擊穿點(diǎn)轉(zhuǎn)移到靠近源極表面。這里選取高壓N阱與P阱的結(jié)深為2.6 μm。同理可得耐壓區(qū)深N阱與P型襯底的結(jié)深為 8.1 μm。

圖7 高壓N阱與P阱的結(jié)深與擊穿電壓的關(guān)系曲線

5 具體工藝生產(chǎn)過程

這個(gè)產(chǎn)品采用P型襯底、單層多晶硅、雙層金屬平臺(tái)，也可以單層金屬，可以包含的器件有雙極器件，包括由N+做發(fā)射極、P阱做基極、BN做集電極的垂直NPN型三極管，包括由P+做發(fā)射極、N阱做基極、P型襯底做集電極的垂直PNP型三極管。5 V NMOS PMOS包括隔離結(jié)構(gòu)和非隔離結(jié)構(gòu)，40 V NMOS PMOS包括對稱結(jié)構(gòu)和非對稱結(jié)構(gòu)，隔離結(jié)構(gòu)和非隔離結(jié)構(gòu)，可以選擇器件包括高阻、齊納二極管、耗盡管、JFET。這個(gè)產(chǎn)品有20個(gè)光刻層次，包括：N+型埋層、深N阱層、P型埋層、高壓N阱層、N阱層、有源區(qū)層、P場層、高壓柵氧層、N型耗盡層、多晶硅高阻層、多晶硅層、N+層、P+層、齊納二極管層、引線孔層、第一金屬層、第一通孔層、第二金屬層、鈍化層、聚酰亞胺層，這個(gè)順序就是生產(chǎn)順序。其中有4層是可以選擇的，包括N型耗盡層、多晶硅高阻層、齊納二極管層、聚酰亞胺層。

具體制造過程如下：

經(jīng)過N+型埋層、深N阱層，形成圖8。

圖8 具體流程第一和第二層光刻后

經(jīng)過P型埋層，形成圖9。

圖9 具體流程第三層光刻后

經(jīng)過高壓N阱層和P阱硼注入自對準(zhǔn)注入，形成圖10。

圖10 具體流程第四和第五層光刻后

經(jīng)過有源區(qū)層、P場層和厚柵氧氧化，形成圖11。

圖11 具體流程第六和第七層光刻后

經(jīng)過高壓柵氧層，形成圖12。

圖12 具體流程第八層光刻后

經(jīng)過高阻層、多晶硅層，形成圖13。

圖13 具體流程第九和第十層光刻后

經(jīng)過NLDD層、N+層，形成圖14。

圖14 具體流程第十一和第十二層光刻后

經(jīng)過P+層，形成圖15。

圖15 具體流程第十三層光刻后

到這里器件部分基本完成，省略之后步驟，最終形成圖16所示結(jié)構(gòu)。

圖16 具體流程完成后的剖面圖

用TEK371和KEITHLEY 4200進(jìn)行閾值電壓和擊穿電壓測試，VT為3.07 V，BVDS為547 V，RON為370 Ω，RSP為37.6 mm2·Ω，如圖17所示，滿足設(shè)計(jì)要求。5 V和40 V器件由于有光刻膠的存在，DN和HV不會(huì)注入到低壓和中壓區(qū)，所以低壓和中壓器件與普通CMOS流程一致，器件參數(shù)無差異。

圖17 VT、BV和RON測試曲線

6 結(jié)論

這里研發(fā)的500 V LDMOS器件降低了制造成本，可以低壓器件自主隔離完美集成。用半導(dǎo)體工藝仿真模擬軟件對500 V由N阱、高壓N阱和深N阱構(gòu)成漏極耐壓結(jié)構(gòu)的 LDMOSFET器件進(jìn)行了仿真。結(jié)果表明，隨著高壓N阱漂移區(qū)和深N阱耐壓區(qū)濃度的增加，LDMOS器件的擊穿電壓先上升后下降。隨著高壓N阱漂移區(qū)和深N阱耐壓區(qū)長度的增加，LDMOS器件的擊穿電壓先上升，最終穩(wěn)定在一個(gè)值。隨著高壓N阱漂移區(qū)和深N阱耐壓區(qū)結(jié)深的增加，LDMOS器件的擊穿電壓先上升后下降。從每一組實(shí)驗(yàn)中確定一個(gè)參量，在CMOS FAB生產(chǎn)線上流片測試驗(yàn)證后，證實(shí)了器件的擊穿電壓滿足要求，為500 V。

[1] Jongdae Kim, Tae Moon Roh, Sang-Gi Kim, et al. High-Voltage Power Integrated Circuit Technology Using SOI for driving Plasma Display Panels [J]. IEEE Transactions on Electron Devices, 2001, 48（6）: 1256-1262.

[2] M R Lee, Oh-Kyong Kwon, S S Lee, et al. SOI High Voltage Integrated Circuit Technology for Plasma Display Panel Drivers [A]. Power Semiconductor Device &ICs, ISPSD’99. Proceedings of the 11th International Symposium,1999: 285-288.

[3] Kenya Kobayashi, Hiroshi Yanagiawa, Kazuhisa Mori,et al. High Voltage SOI CMOS IC Technology for Driving Plasma Display Panels [A]. Proceeding of 10th international Symposium on Power Semiconductor Device& ICs, ISPSD’98, 1998: 141-144.

[4] mato M, Rumennik V. Comparison of Lateral and vertical DMOS specific on-resistance [J]. Electron Devices Meeting, 31: 736-739.

[5]陳星弼. 功率MOSFET與高壓集成電路[M]. 南京：東南大學(xué)出版社，1990. 289.

[6]文燕. 700 V nLDMOS擊穿電壓參數(shù)設(shè)計(jì)[J]. 電子與封裝，2011,7（11）：35-38.