周儒領(lǐng)，張慶勇

（中芯國際集成電路制造（上海）有限公司，上海201203）

分離柵式快閃存儲器抗編程干擾性能的工藝優(yōu)化

周儒領(lǐng)，張慶勇

（中芯國際集成電路制造（上海）有限公司，上海201203）

隨著電子產(chǎn)品的普及，分離柵式快閃存儲器作為閃存的一種，因其具有高效的編程速度以及能夠完全避免過擦除的能力，無論是在單體還是嵌入式產(chǎn)品方面都得到了人們更多的關(guān)注。但由于快閃存儲器產(chǎn)品規(guī)則的陣列排列方式，高速的編程能力也帶來了容易出現(xiàn)編程干擾的問題，成為了制約其實際應用的關(guān)鍵因素。從工藝優(yōu)化方面探討在編程過程中，如何有效提高分離柵式快閃存儲器的抗編程干擾性能。通過實驗發(fā)現(xiàn)通過整合改進工藝流程中調(diào)節(jié)字線閾值電壓的離子注入方式的方法，可以顯著改進分離柵式工藝快閃存儲器的抗編程干擾性能。

分離柵式快閃存儲器；抗編程干擾；行干擾；列干擾；對角線干擾

1 引言

分離柵式存儲器結(jié)構(gòu)單元如圖1和圖2所示，其使用了3層多晶硅工藝來分別形成浮柵（Floating Gate，F(xiàn)G）、控制柵（Control Gate，CG）和字線（Word Line，WL）/擦除柵（Erase Gate，EG），并在結(jié)構(gòu)上分離出了專用的控制柵和擦除柵[1]。

如圖2所示，在對選中的分離柵式快閃存儲器存儲單元進行編程操作時，電子通過開啟的溝道采用SSI（Source Side Injection，源端熱電子注入）機制注入到浮柵中[2]。當進行擦除操作時，浮柵中的電子通過EG-FG多晶硅到多晶硅FN隧穿效應被拉出到EG中去[1]。由于在有電子存在和沒有電子存在的情況下，浮柵的電勢不同，相同的讀取電壓下浮柵下方溝道關(guān)閉或者開啟狀態(tài)也不同，可以據(jù)此對應所讀取的源漏間溝道電流的不同大小來判斷該存儲單元浮柵中有無電子存在，進而得到存儲單元的存儲信息是0（編程狀態(tài)）或者1（擦除狀態(tài)）。相比較傳統(tǒng)的堆疊柵式快閃存儲器所采用的溝道熱電子注入機制，源端熱電子注入的編程電流更小，編程功耗更低，編程效率更高[3]。

圖1 分離柵式快閃存儲器的結(jié)構(gòu)單元

圖2 分離柵式快閃存儲器的編程操作示意圖

由于快閃存儲器產(chǎn)品普遍采用規(guī)則的陣列方式排列，在高效編程的過程中，如何克服編程干擾成了不可忽視的問題。所謂編程干擾，是指受被編程存儲單元在正常編程過程中的影響，本來沒有被選中的存儲單元發(fā)生的一種導致存儲信息改變的錯誤。通常按照被編程存儲單元與受影響存儲單元之間的相對關(guān)系，編程干擾模式大致可分為3種類型：相同字線上的干擾（Row Disturb）、相同位線上的干擾（Column Disturb）以及對角線上（字線和位線都不同）的干擾（Diagonal Disturb），如圖3所示[4]。

圖3 快閃存儲器的3種不同編程干擾類型

在編程單元被編程時，由于處于規(guī)則陣列不同位置上被干擾的存儲單元所承受的干擾電壓以及干擾時間的不同（如表1所示），因此表現(xiàn)出來的受干擾程度也不盡相同。由于所承受的干擾時間最長，對角線上的干擾（Diagonal Disturb）一般表現(xiàn)最嚴重。

以擦除狀態(tài)為背景，我們用受編程干擾前后存儲單元的讀取電流的變化率作為指標來衡量存儲單元的抗編程干擾性能，表征為讀取電流的變化率越小，則抗編程干擾性能越強。同時我們也考慮了不同測試溫度對編程效率的影響[5]，設(shè)定的工藝目標為不論是常溫還是高溫測試條件下，被編程干擾存儲單元讀取電流的變化率均不超過5%。

表1 3種不同編程干擾類型所承受的不同干擾條件

2 實驗內(nèi)容

在工藝優(yōu)化之前，分離柵式快閃存儲器存在著編程干擾偏大的問題，3種不同類型的編程干擾下所測試的存儲單元的讀取電流變化率如表2所示。

從表2中可以發(fā)現(xiàn)，對角線上的干擾（Diagonal Disturb）在高溫（95 ℃）下的抗編程干擾能力最差，部分測試單元讀取的電流變化率已經(jīng)超過5%的設(shè)定最大目標。

通過進一步分析其與其他電學測試結(jié)果，發(fā)現(xiàn)對角線上的干擾（Diagonal Disturb）與字線的閾值電壓（Vt-WL）存在著一定的關(guān)聯(lián)性。如圖4所示，字線的閾值電壓越高，對角線上的干擾就表現(xiàn)得越嚴重。字線的閾值電壓在現(xiàn)有工藝上主要由離子注入工藝（CVT IMP）的注入濃度來調(diào)節(jié)。

因此，如何在保證字線的閾值電壓不受影響的前提下，盡可能去降低調(diào)節(jié)字線閾值電壓的離子注入工藝（CVT IMP）的注入濃度，成為提高存儲單元抗編程干擾性能的關(guān)鍵所在。

于是我們整合改進了工藝流程中調(diào)節(jié)字線閾值電壓的離子注入的方式方法，在字線定義后的輕摻雜（Light Dosage Doping，LDD）工藝中增加一步傾斜30°的抗溝道導通（APT IMP，Anti-Punch Through）離子注入，與原本在字線定義前的CVT IMP疊加在一起來調(diào)節(jié)字線的閾值電壓。

圖4 對角線上的干擾與Vt-WL的對應關(guān)系

表2 工藝優(yōu)化之前分離柵式快閃存儲器存在的編程干擾問題

通過以上改變，即可通過降低CVT IMP注入濃度來達到提高存儲單元抗編程干擾性能的目的。雖然降低CVT IMP的注入濃度會引起字線閾值電壓的降低，但是傾斜角度的輕摻雜（LDD）可以被用來在后續(xù)工藝中進行相應補償，以保證字線的閾值電壓保持在相當水平。

根據(jù)以上分析，我們設(shè)計的相關(guān)實驗條件如表3。

3 實驗結(jié)果

不同實驗條件下所測試的存儲單元的讀取電流變化率見表4。

表3 提高存儲單元抗編程干擾能力的實驗條件

表4 不同實驗條件下的編程干擾測試結(jié)果

從測試結(jié)果可以看出，在字線閾值電壓保持在0.45 V目標左右時，實驗條件5有著最小的編程干擾指標，同時仍保持著較高的擦除電流。

我們進一步選擇實驗條件5進行重復實驗，并分別在常溫下和高溫下測試其編程干擾性能，結(jié)果已經(jīng)達到了讀取電流的變化率均不超過5%的工藝目標，如表5所示。對于這一提高抗編程干擾能力的工藝優(yōu)化，我們對存儲單元的編程效率也進行了專門的測試，用到達一定目標電流時所需的時間（T2P， time to program）作為指標來衡量，表征為T2P的時間越短，則編程效率越高。如圖5所示，實驗條件5下的存儲單元依然保持著高效的編寫性能，1 μs時間內(nèi)就可以將溝道電流拉低到目標值，完全滿足一般為10 μs的電路設(shè)計規(guī)格。

從理論上分析，由于在源極p-n結(jié)處于反向偏置狀態(tài)，實驗條件5在不犧牲字線閾值電壓的情況下，減少CVT IMP離子注入濃度，從而有效減小了字線與浮柵間相鄰區(qū)域即熱電子被注入浮柵的主要區(qū)域襯底的摻雜濃度。這就避免了在橫向的強電場作用下在該區(qū)域發(fā)生帶帶隧穿效應（即價帶中的電子能夠穿越禁帶勢壘隧穿到導帶中），否則產(chǎn)生的大量熱電子很容易在垂直方向的強電場作用下進入浮柵從而導致沒有被選中的存儲單元也容易被編程，即發(fā)生所謂的編程干擾。

分離柵結(jié)構(gòu)中溝道電子密度分布及橫向電場分布的二維仿真示意圖[4]顯示了分離柵式快閃存儲器結(jié)構(gòu)的溝道電子密度分布，以及沿溝道方向的橫向電場的分布情況，可以發(fā)現(xiàn)橫向電場最強的區(qū)域正是字線與浮柵間相鄰區(qū)域即熱電子被注入浮柵的主要區(qū)域，這也進一步佐證了本文的理論分析。

圖5 存儲單元在split5工藝條件下的T2P表征

表5 實驗條件5的重復實驗結(jié)果

4 結(jié)論

本文通過分析發(fā)現(xiàn)在分離柵式快閃存儲器編程過程中，對角線上的編程干擾（Diagonal Disturb）與字線的閾值電壓存在著較強的正比關(guān)系。由此我們整合改進了工藝流程中調(diào)節(jié)字線閾值電壓的離子注入方式的方法，在字線定義后的輕摻雜工藝中增加一步傾斜30°的抗溝道導通離子注入，與原本在字線定義前的CVT IMP疊加在一起來調(diào)節(jié)字線的閾值電壓。這樣，就可以通過降低CVT IMP注入濃度，避免了字線與浮柵間相鄰區(qū)域發(fā)生帶帶隧穿效應而使熱電子進入浮柵，來達到提高存儲單元抗編程干擾性能的目的。同時字線的閾值電壓和存儲單元的編程效率也不會受到影響。

致謝

感謝中芯國際集成電路制造（上海）有限公司技術(shù)研究發(fā)展中心同仁以及SST公司合作伙伴在技術(shù)和數(shù)據(jù)收集上的幫助。

[2] Guan H, Lee D, Li G P. An analytical model for optimization of programming efficiency and uniformity of split gate source-side injection SuperFlash memory [J]. Electron Devices, IEEE Transactions, 2003, 50（3）：809-815.

[3] Tkachev Y, Xian Liu, Kotov A. Floating-Gate Corner-Enhanced Poly-to-Poly Tunneling in Split-Gate Flash Memory Cells [J]. Electron Devices, IEEE Transactions, 2012, 59（1）：5-11.

[4] Markov V, Korablev K, Kotov A, Liu X, Jia Y B, Dang T N, Levi A. Charge-gain program disturb mechanism in split-gate flash memory cell [A]. Integrated Reliability Workshop Final Report, IEEE International, 2007. 43-47.

[5] Lee W H, Chan-Kwang Park, Kim Kinam. Temperature Dependence of Endurance Characteristics in NOR Flash Memory Cells [A]. Reliability Physics Symposium Proceedings,44th Annual., IEEE International, 2006. 701-702.

[1] Caleb Yu-Sheng Cho, Ming-Jer Chen, Chiou-Feng Chen, Tuntasood P, Fan D T, Tseng-Yi Liu. A novel self-aligned highly reliable sidewall split-gate flash memory [J]. Electron Devices, IEEE Transactions, 2006, 53（3）：465-473.

Process Optimization to Improve Anti-program Disturb Performance in Split-gate Flash

ZHOU Ruling, ZHANG Qingyong
（Semiconductor Manufacturing International（Shanghai）Corp., Shanghai 201203, China）

As of the popularity of various electronic products, the split-gate flash, one kind of the flash memories, due to its highly efficient programming speed and the ability to completely avoid over-erase issue, got more and more attention both in stand-alone and embedded applications. But with highly efficient programming speed in the regular cell array, the program disturb has been the bottleneck of the application of such split-gate flash. The paper studied on how to improve anti-program performance through process optimization. With the optimized integration scheme on the threshold voltage adjustment implantation of word line, the anti-program disturb performance of such kind of split-gate flash can be greatly improved.

split-gate flash; anti-program disturb; row disturb; column disturb; diagonal disturb

TN305

A

1681-1070（2015）07-0033-04

周儒領(lǐng)（1976—），男，安徽安慶人，2001年畢業(yè)于南京大學，碩士學歷，目前在中芯國際集成電路制造（上海）有限公司技術(shù)研究發(fā)展中心主要從事閃存存儲器方面的研究和開發(fā)工作。

2015-04-08