李　輝, 楊　挺, 王　暉

(中國空空導(dǎo)彈研究院，河南 洛陽 471000)

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基于FPGA的通用傳感器信號處理系統(tǒng)設(shè)計(jì)

李輝, 楊挺, 王暉

(中國空空導(dǎo)彈研究院，河南 洛陽 471000)

摘要:分析傳感器信號處理系統(tǒng)在空空導(dǎo)彈中所起的重要作用，設(shè)計(jì)了一種新型通用傳感器信號處理系統(tǒng)CGQSPS2。該系統(tǒng)將多種類型傳感器的驅(qū)動與信號調(diào)理、采集、數(shù)字化編碼集成在一塊電路板上。與之前設(shè)計(jì)相比，在降低功耗、節(jié)約彈上空間和成本的同時(shí)，提高了傳感器信號采集精度、抗干擾能力和系統(tǒng)可靠性。該系統(tǒng)成功應(yīng)用于空空導(dǎo)彈中，實(shí)現(xiàn)了傳感器信號數(shù)字化傳輸，其功能得到驗(yàn)證。

關(guān)鍵詞：傳感器； 信號處理； 采集； 現(xiàn)場可編程門陣列

0引言

空空導(dǎo)彈在飛行過程中經(jīng)歷振動、沖擊、高低溫、噪聲等多種環(huán)境條件，有些環(huán)境條件極其惡劣，對空空導(dǎo)彈總體和各分系統(tǒng)都是嚴(yán)峻的考驗(yàn)。在空空導(dǎo)彈的設(shè)計(jì)過程中，通過高精度的傳感器和配套的傳感器信號處理系統(tǒng)準(zhǔn)確地測量出導(dǎo)彈各指定部位的溫度、振動噪聲等參數(shù)對于改進(jìn)導(dǎo)彈性能極其重要，它是提升導(dǎo)彈工作可靠性的重要依據(jù)[1～3]。

原有的CGQSPS1傳感器信號處理系統(tǒng)(簡稱CGQSPS1系統(tǒng))由多個(gè)單元級的電路板組成，即每一路傳感器信號都搭配一個(gè)小的單元級處理電路，每一個(gè)單元級電路都具有獨(dú)立的結(jié)構(gòu)，自成系統(tǒng)。信號采集部分由彈上采編器的通用8位A/D轉(zhuǎn)換器來完成數(shù)字化。它具有以下不足：1)每一個(gè)單元級電路都需要單獨(dú)的供電線路；2)彈上采編器只有一個(gè)8位的A/D轉(zhuǎn)換器用于模擬信號數(shù)字化，采集的傳感器信號精度較低；3) 彈體內(nèi)傳輸?shù)氖羌兡M信號，易受彈內(nèi)和空間電磁干擾的影響。

針對以上問題，本文設(shè)計(jì)了一種新型的CGQSPS2傳感器信號處理系統(tǒng)(簡稱CGQSPS2系統(tǒng))，該系統(tǒng)將多種類型多個(gè)通道傳感器的電源驅(qū)動與信號調(diào)理、采集、數(shù)字化編碼集成在一塊電路板上，與之前設(shè)計(jì)相比，具有以下優(yōu)點(diǎn)：1)降低了系統(tǒng)功耗；2)節(jié)約了彈上空間和成本；3)通過采用14位的A/D轉(zhuǎn)換器和模塊化的電路設(shè)計(jì)，提高了傳感器信號的采集精度；4)利用現(xiàn)場可編程門陣列(FPGA)完成多通道信號的采集、量化、編碼和數(shù)字化傳輸，增強(qiáng)了系統(tǒng)抗空間電磁干擾能力；5)具有良好的可擴(kuò)展性，目前具備32路傳感器信號處理能力，通過增加調(diào)理單元個(gè)數(shù)，可方便實(shí)現(xiàn)可以實(shí)現(xiàn)64路各類型傳感器信號的高精度采集和數(shù)字化傳輸。

1系統(tǒng)的基本組成

CGQSPS2系統(tǒng)以大規(guī)?？删幊踢壿嬈骷透咚貯/D轉(zhuǎn)換器為核心，對調(diào)理后的振動(或沖擊)、溫度、噪聲等類型的傳感器信號進(jìn)行采集、量化，并按照預(yù)先設(shè)計(jì)的幀格式編排成有序的串行數(shù)據(jù)流通過低壓差分信號(LVDS)接口芯片輸出[4，5]。

CGQSPS2系統(tǒng)基本組成框圖見圖1。

圖1　CGQSPS2系統(tǒng)基本組成框圖Fig 1　Basic components block diagram of CGQSPS2 system

高精度的振動(或沖擊)傳感器、溫度傳感器、噪聲傳感器等多類型傳感器可靠安裝在導(dǎo)彈各艙段(如導(dǎo)引頭、舵機(jī)、電源等)的指定位置。電源轉(zhuǎn)換電路提供系統(tǒng)所需的多種電源類型，傳感器通過振動、溫度等調(diào)理單元供電并轉(zhuǎn)換為電壓信號輸出，運(yùn)放調(diào)理電路將信號調(diào)理到A/D轉(zhuǎn)換器所允許接收的信號范圍，A/D轉(zhuǎn)換器和多路選擇器在FPGA的控制下依次選通多路傳感器信號，通過預(yù)先設(shè)計(jì)的幀格式和加密方式將多路傳感器信號編碼輸出給彈上采編器，輸出接口選擇LVDS接口芯片，具有傳輸速度快、抗干擾能力強(qiáng)等優(yōu)點(diǎn)[6～8]。

2關(guān)鍵硬件選型與設(shè)計(jì)

2.1大規(guī)?？删幊踢壿嬈骷倪x型與設(shè)計(jì)

大規(guī)?？删幊踢壿嬈骷﨔PGA是CGQSPS2系統(tǒng)的核心。FPGA采用Altera公司CYCLONE III系列的EP3C120F484I7，它擁有119088個(gè)邏輯單元，3.98 Mb的RAM，4個(gè)鎖相環(huán)，283個(gè)可用I/O管腳，封裝形式為484—Pin FBGA。

CGQSPS2系統(tǒng)采用VHDL硬件描述語言進(jìn)行FPGA設(shè)計(jì)，開發(fā)工具選擇Quartus II。FPGA邏輯設(shè)計(jì)架構(gòu)圖見圖2。復(fù)位邏輯單元產(chǎn)生統(tǒng)一的復(fù)位信號，完成全部邏輯單元的全局復(fù)位。時(shí)鐘管理邏輯單元通過鎖相環(huán)產(chǎn)生滿足相位、頻率、占空比要求的各路時(shí)鐘信號。A/D時(shí)鐘輸出邏輯單元輸出滿足采樣速率要求的A/D轉(zhuǎn)換器的輸入時(shí)鐘。FPGA在時(shí)序邏輯控制下依次輸出多路選擇器的地址，A/D數(shù)據(jù)讀取邏輯單元讀取A/D轉(zhuǎn)換器轉(zhuǎn)換的并行數(shù)據(jù)。數(shù)據(jù)編碼邏輯單元按照設(shè)計(jì)的幀格式對數(shù)據(jù)進(jìn)行編碼，數(shù)據(jù)加密邏輯單元完成數(shù)據(jù)加密，最后通過LVDS數(shù)據(jù)發(fā)送單元將滿足預(yù)定協(xié)議要求的LVDS時(shí)鐘和LVDS數(shù)據(jù)發(fā)送給彈上采編器。

圖2　FPGA邏輯設(shè)計(jì)架構(gòu)圖Fig 2　Architecture of FPGA logic design

A/D轉(zhuǎn)換器采樣間隔設(shè)計(jì)要軟硬件互相結(jié)合，因?yàn)榍岸说倪\(yùn)放調(diào)理電路、多路開關(guān)選擇電路、幅值和偏置轉(zhuǎn)換電路都存在信號的時(shí)延，包括運(yùn)放的穩(wěn)定時(shí)間，多路選擇器的開啟關(guān)閉時(shí)間等；另外硬件電路上開關(guān)切換帶來負(fù)載的變化同樣會帶來信號的抖動。所以，在硬件上需要對電路的時(shí)延進(jìn)行仿真和實(shí)際標(biāo)定，確定信號在滿足精度要求下的穩(wěn)定時(shí)間。FPGA邏輯設(shè)計(jì)上需綜合考慮以上因素。

2.2A/D轉(zhuǎn)換器選型與設(shè)計(jì)

CGQSPS2系統(tǒng)中的A/D轉(zhuǎn)換器采用AD公司的14 bit A/D轉(zhuǎn)換器AD9240AS，它是一種高速(最高10MSPS)、低功耗(285 mW)、單端+5V供電的A/D轉(zhuǎn)換器，積分非線性誤差為2.5 LSB，差分非線性誤差為0.36 LSB。

AD9240AS需要三路電源供電：模擬電源、數(shù)字電源以及數(shù)字輸出驅(qū)動電源，其中數(shù)字輸出驅(qū)動電源決定輸出數(shù)字信號高電平幅度。為滿足FPGA輸入信號電平要求，本設(shè)計(jì)中數(shù)字輸出驅(qū)動電源采用3.3 V供電。

AD9240AS可以采用內(nèi)部參考電壓，也可以采用外部輸入?yún)⒖茧妷?，其?nèi)部參考電壓溫度穩(wěn)定度為26×10-6/℃,可以滿足使用要求，不考慮采用外部參考電壓。AD9240AS的輸入信號幅度與其參考電壓有關(guān),如式(1)所示

-VREF

(1)

當(dāng)SENSE與VREF相聯(lián)時(shí)，AD9240AS內(nèi)部參考電壓為1V，當(dāng)SENSE與VREFCOM相聯(lián)時(shí)，其內(nèi)部參考電壓為2.5 V,本設(shè)計(jì)內(nèi)部參考電壓取2.5 V。AD9240AS參考電壓配置表見表1。

表1　參考電壓配置表

AD9240AS信號的輸入范圍為0～+5 V，所以,輸入信號需要先調(diào)整到0～+5 V。單端輸入直流轉(zhuǎn)換電路圖見圖3。

圖3　單端輸入直流轉(zhuǎn)換電路圖Fig 3　Single-ended input with DC conversion circuit

AD9240AS的轉(zhuǎn)換速率由CLK時(shí)鐘決定，最高輸入時(shí)鐘頻率為10 MHz。AD9240AS輸出時(shí)序圖見圖4。每個(gè)輸入時(shí)鐘上升沿處采集的模擬信號在后延遲三個(gè)周期后輸出。

圖4　AD9240AS轉(zhuǎn)換時(shí)序圖Fig 4　Timing diagram of AD9240AS conversion

2.3LVDS接口

LVDS是一種低振幅差分信號技術(shù)，它使用幅度非常低的信號(約350 mV) ，通過一對差分PCB走線或平衡電纜傳輸數(shù)據(jù);它能以高達(dá)數(shù)百M(fèi)bps 的速度傳送串行數(shù)據(jù)。在兩條平行的差分信號線上，電流與電壓振幅相反，噪聲信號同時(shí)耦合到兩條線上，接收端只關(guān)心兩信號的差值，因此噪聲被抑制掉。低電壓擺幅提高了數(shù)據(jù)傳輸率和降低功耗。由于LVDS驅(qū)動器是恒流源模式，功耗幾乎不會隨頻率的增加而增大，其單路功耗非常低。LVDS差分線對之間產(chǎn)生的磁場彼此抵消，電場相互耦合。作為差分傳輸系統(tǒng)，會比CMOS或TTL等信號產(chǎn)生更小的EMI，在高速率和強(qiáng)抗干擾方面具有獨(dú)特的優(yōu)勢[9]。多差分信號接口快速對比表見表2。

表2　多差分信號輸出接口快速對比表

3主要系統(tǒng)指標(biāo)對比

CGQSPS2系統(tǒng)與原有CGQSPS1系統(tǒng)主要性能指標(biāo)對比見表3。

CGQSPS2系統(tǒng)和CGQSPS1系統(tǒng)相比具有以下優(yōu)勢：

1)消耗電流由500 mA降為300 mA，節(jié)約能耗5.4 W；

2)印制板總占用面積降至CGQSPS1系統(tǒng)的1/3；

3)A/D采集位數(shù)由8位提升到14位，數(shù)據(jù)輸出精度提升至±1 %；

4)數(shù)據(jù)傳輸速率由1 Mbps提升至10 Mbps；

5)成本由4萬/套降至3萬/套。

表3　CGQSPS2系統(tǒng)與CGQSPS1系統(tǒng)主要系統(tǒng)指標(biāo)對比表

綜上所述，CGQSPS2系統(tǒng)在消耗電流、占用空間、采集精度、數(shù)據(jù)傳輸速率和成本等方面優(yōu)勢明顯。

4結(jié)束語

基于FPGA的新型通用傳感器信號處理系統(tǒng)突破之前的設(shè)計(jì)思路，該系統(tǒng)將多種類型傳感器的驅(qū)動與信號調(diào)理、采集、數(shù)字化編碼集成在一塊電路板上。系統(tǒng)具有低能耗、低成本、高精度、高傳輸速率、良好的可擴(kuò)展性等優(yōu)勢。目前該系統(tǒng)已成功應(yīng)用于某型空空導(dǎo)彈傳感器信號的高精度測量，提供了上百組溫度、振動、沖擊、噪聲等多類型傳感器測量數(shù)據(jù)，采集傳輸?shù)膫鞲衅鲾?shù)據(jù)穩(wěn)定可靠，為分析和提升空空導(dǎo)彈性能提供了重要依據(jù)。

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Design of universal sensor signal processing system based on FPGA

LI Hui, YANG Ting, WANG Hui

(China Airborne Missile Academy，Luoyang 471000，China)

Abstract:Significant function of sensor signal processing system in airborne missile is analyzed.A new type of sensor signal processing system CGQSPS2 is designed.The system integrates many functions in a circuit board such as driving and signal conditioning,acquisition and digitally encode of several kinds of sensors.Compared with previous design,it reduces power consumption, saves space and cost,at the same time,improves precision of sensor signal acquisition,capability of resisting disturbance and system reliability.The system is successfully used in airborne missile,realize digital transmission of sensor signal and its function is validated.

Key words:sensor； signal processing； acquisition； field programmable gate array(FPGA)

DOI:10.13873/J.1000—9787(2016)03—0105—03

收稿日期：2015—07—24

中圖分類號：TJ 760

文獻(xiàn)標(biāo)識碼：A

文章編號：1000—9787(2016)03—0105—03

作者簡介:

李輝(1983-)，男，河北冀州人，工程師，主要從事空空導(dǎo)彈遙測技術(shù)研究。