江金光，唐亞男，周細鳳，劉江華

(1.武漢大學 衛(wèi)星導航定位技術研究中心， 湖北 武漢　430079； 2.武漢大學 物理科學與技術學院， 湖北 武漢　430072)

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0.18 μm CMOS工藝的GPS/BDS雙?？芍貥嫿邮諜C射頻前端*

江金光1，唐亞男1，周細鳳2，劉江華2

(1.武漢大學 衛(wèi)星導航定位技術研究中心， 湖北 武漢430079； 2.武漢大學 物理科學與技術學院， 湖北 武漢430072)

摘要：采用低中頻架構設計了一種0.18μm CMOS工藝的GPS/BDS雙?？芍貥嫿邮諜C射頻前端，能在GPS L1模式或BDS B1模式下工作。通過頻率自適應電路調整中頻濾波器的時間常數(shù),降低其頻率不確定度；壓控振蕩器中加入4位開關電容陣列，以提高頻率調諧范圍和相位噪聲性能；通過硬件復用的方式降低系統(tǒng)功耗。測試結果表明，在1.8 V電源電壓下，功耗37.8 mW，電壓增益為103 dB，GPS L1和BDS B1波段噪聲系數(shù)均小于3.2 dB。

關鍵詞：可重構；低中頻架構；射頻前端；雙模；GPS/BDS

全球導航衛(wèi)星系統(tǒng)(Global Navigation Satellite System, GNSS)主要包括美國的全球定位系統(tǒng)(Global Positioning System, GPS)，俄羅斯的GLONASS，歐盟的伽利略和中國的北斗衛(wèi)星導航系統(tǒng)(BeiDou navigation satellite System, BDS)。移動定位服務的快速發(fā)展對GNSS接收機提出了新的要求[1-3]，比如更小的體積、更低的功耗和更高的靈敏度。隨著集成電路朝著系統(tǒng)芯片方向發(fā)展，以及CMOS工藝尺寸不斷縮小，許多單模、單波段GNSS接收機已經(jīng)集成在系統(tǒng)芯片上[4-8]。多模、多波段GNSS接收機較單模接收機在可用性、連續(xù)性和完好性方面具有優(yōu)勢，更加適合現(xiàn)代導航定位服務的需求，但會增加電路的復雜度、芯片面積和功耗。同時，為了適應復雜的電磁環(huán)境，要求GNSS接收機具有極強的抗干擾能力。因此，具有高集成度、低成本、低功耗和高靈敏度等特點的多模、多波段GNSS接收機成為研究熱點[8-12]。

本文設計了一種單片、雙?？芍貥嫷腉PS/BDS接收機射頻前端。采用電流源負載的增益可調低噪聲放大器(Low-Noise Amplifier，LNA)兼顧高增益和低噪聲系數(shù)的要求。出于對功耗、穩(wěn)定性和閃爍噪聲性能的考慮，混頻器和鏡像抑制濾波器都采用無源結構。一個帶寬可調節(jié)的四階有源帶通濾波器(Band-Pass Filter，BPF)用于濾除干擾和通道選擇。通過一個高精度的自適應電路補償工藝和溫度偏差，調節(jié)BPF的中心頻率和帶寬。采用兩個可變增益放大器(Variable-Gain Amplifier, VGA)，分別用于緩沖輸入信號強度變化所產(chǎn)生的輸出電壓幅度變化和將信號幅度轉換到后級數(shù)模轉換器(Analog to Digital Converter, ADC)能接受的范圍內。

1系統(tǒng)結構與信號頻譜特性分析

GNSS接收機射頻前端是指從接收機的天線端，經(jīng)LNA、混頻器、中頻濾波器、VGA，直至ADC之間的電路模塊，這一過程實現(xiàn)對信號的放大、下變頻、信道選擇和濾波，最后轉換為數(shù)字信號。

1.1射頻前端結構

射頻前端分為超外差結構、零中頻結構和低中頻結構三種。超外差結構接收靈敏度高，但電路復雜、難以集成且功耗大；零中頻結構集成度高、功耗低，但結構復雜，閃爍噪聲大。所設計的帶有鏡像抑制功能的低中頻結構射頻前端如圖1所示，包括LNA、I/Q兩路下變頻電路、鏡像抑制電路、緩沖器、VGA、帶通濾波器及其自適應電路和2位ADC。低中頻結構中濾波器元件更容易單片集成，從而減少系統(tǒng)元件總數(shù)、降低功耗，且不存在直流偏置問題，閃爍噪聲小。

圖1　雙?？芍貥嬌漕l前端結構Fig.1　Dual-mode reconfigurable radio frequencyreceiver architecture

1.2GPS與BDS信號頻譜特性

GPS使用的頻率資源有L1，L2和L5波段，BDS使用的頻率資源有B1，B2和B3波段。選用GPS L1波段和BDS B1波段，其中GPS L1波段占用以1575.42 MHz為中心的2.046 MHz寬頻率范圍，BDS B1波段占用以1561.098 MHz為中心的4.092 MHz寬頻率范圍。

中頻(Intermediate Frequency，IF)的選擇對接收機的性能和設計有重要的影響:如果IF較高，對鏡像抑制濾波器的要求會降低，但是頻帶選擇濾波器難以抑制有用信號附近的干擾；如果IF較低，鏡像抑制濾波器的設計難度加大，對頻帶選擇濾波器的設計要求降低?？紤]到GPS、BDS信號的帶寬與IF的折中，中頻選在4.092 MHz。

2詳細電路設計

2.1增益可調低噪聲放大器

天線接收到的衛(wèi)星信號十分微弱，因而對接收機噪聲系數(shù)有嚴格的要求，其中LNA對整個接收機的噪聲系數(shù)起決定作用。采用電流源負載的增益可調LNA，其電路結構如圖2所示。

M8和M9是PMOS電流源負載，與LC負載的LNA相比，電流源負載的LNA具有增益高、面積小的優(yōu)勢。該電路跨導級由共源共柵MOS管M0～M3構成，它們的柵偏壓采用自偏置方式。電阻R3～R6構成的自偏置結構使LNA的工作電流可以由PMOS電流源的偏置電壓Vcontrol決定。

圖2　增益可調LNAFig.2　Variable-gain LNA

Vcontrol由圖3所示的偏置電路產(chǎn)生。

圖3　LNA偏置電路Fig.3　Bias circuit of LNA

因為Mb2的寬長比很大，故Mb2的柵源電壓約等于其閾值電壓。流入Mb1和Mb3的電流I1,3如式(1)所示。

(1)

式中，VTH2是Mb2的閾值電壓，Req是Mb1源端的等效電阻。I1,3決定了Mb3的柵電壓，故Vcontrol由Req決定。根據(jù)b0和b1的不同組合，Req有三個不同的取值，表1列出了控制信號b0，b1和相應Req的關系，其中Ron是Mb5的導通電阻。b0和b1組合能得到三個不同的控制電壓Vcontrol，因而LNA增益有三個不同取值。

表1　Req與控制信號關系

2.2混頻器與鏡像抑制濾波器

低中頻架構射頻前端要求混頻器有正交解調功能來抑制中頻的鏡像信號，所以要用兩個混頻器產(chǎn)生兩路正交相位的中頻信號輸出。出于低功耗考慮，采用無源雙平衡混頻器，其電路結構如圖4所示?；祛l器的正交解調功能由兩路相位正交的I/Q本振信號與射頻信號混頻實現(xiàn)。以I路輸入為例，輸入電壓信號直接加到混頻開關管M6～M9的源極，輸出信號從開關的漏極取出。無源混頻器的性能與本振信號幅度有較大相關性，電路中本振信號在進入混頻器前通過一級反相器緩沖放大。通過對MOS開關的尺寸合理選取和對柵偏置電壓的仿真優(yōu)化，可使該電路的轉化增益最優(yōu)?；祛l器的兩路輸出信號I/Q通過鏡像抑制濾波器消除鏡像信號。

圖4　混頻器Fig.4　Schematic of the mixer

2.3頻率綜合器

所采用的鎖相環(huán)(Phase Locked Loop，PLL)頻率綜合器能產(chǎn)生兩種頻率的本振信號，兩個參考頻率由片外溫度補償晶體振蕩器提供，分別是16.386 MHz和16.218 812 5 MHz。該PLL中使用的壓控振蕩器(Voltage Controlled Oscillator, VCO)電路結構如圖5(a)所示，包含負阻電路、LC-TANK、電流偏置電路和緩沖電路四個部分。負阻電路由兩對交叉耦合的MOS管組成，偏置電路采用低1/f噪聲的PMOS管電流鏡MP6～MP9，通過4位開關K[3:0]控制VCO核的電流大小，從而控制VCO輸出電壓幅度。在待機時通過K0關閉VCO，以減小功耗。LC-TANK的詳細結構如圖5(b)所示，包括串聯(lián)對稱電感L1、可變電容(包含可變電容VC1和Cf)、4位開關電容陣列C1～C4。通過調整4位開關電容陣列進行頻率粗調節(jié)，使VCO的輸出頻率在一定范圍內變化；通過加在可變電容上的控制電壓的變化，對VCO的輸出頻率進行精確連續(xù)調整，最終達到鎖定。

(a) VCO電路結構　　　　(b) LC諧振電路(a) Circuit of VCO　　　　　(b) LC-TANK圖5壓控振蕩器Fig.5　Voltage controlled oscillator

2.4中頻濾波器及其頻率自適應電路

L1波段的帶寬為2 MHz，B1波段的帶寬4 MHz，因此可以采用一個帶寬可調節(jié)的中頻濾波器以便簡化結構和降低功耗。為了在低頻時候能夠有很好的線性度和較大的動態(tài)范圍，本文使用如圖6所示的四階Chebyshev有源帶通濾波器。此電路由兩個相同的二階帶通濾波器級聯(lián)而成，其中二階有源帶通濾波器的傳輸函數(shù)為：

(2)

為了得到帶通傳遞函數(shù)，需要滿足:

(3)

令C1=C2，R1=R2，R3=R4,有：

(4)

(5)

由式(5)可見，通過調節(jié)C3能夠改變中頻濾波器的3 dB帶寬BW3 dB。

圖6　四階帶通濾波器Fig.6　Block diagram of the 4th-order band-pass filter

中頻濾波器通過如圖7所示的高精度、低失真片上濾波器頻率自適應電路補償工藝和溫度的偏差，該電路采用主從調節(jié)方式，以離散的開關電容陣列作為可調元件。調節(jié)電路和信號處理電路相互獨立，不會在信號通路中引入額外的噪聲，而且具有較好的線性度和精度。

圖7　頻率自適應電路Fig.7　Architecture of auto-tuning circuit

表2描述了積分器輸出電壓Vo1和二進制計數(shù)器操作模式之間的關系。

表2　Vo1與計數(shù)器模式關系

3測試結果

該射頻前端芯片在TSMC 0.18 μm CMOS工藝下進行了流片驗證,芯片面積為4.74 mm2。

輸入S11參數(shù)測試結果如圖8所示，在L1波段和B1波段分別為-17.968 dB和-15.326 dB。

圖8　LNA S11參數(shù)測試結果Fig.8　Measured input S11of LNA

如圖9和圖10所示，在1 MHz頻偏處L1波段和B1波段的相位噪聲分別為-119.209 dBc/Hz和-117.719 dBc/Hz。

圖9　輸出端L1波段頻譜和相位噪聲測試結果Fig.9　Measured output spectrum andphase noise for L1 band

圖10　噪聲系數(shù)測試結果Fig.10　Measured noise figure

從圖11可以看出，噪聲系數(shù)小于3.2 dB @4 MHz。

GPS/BDS雙模接收機射頻前端的測量結果見表3，本表還列出與其他類似文獻的性能比較。

圖11　輸出端B1波段頻譜和相位噪聲測試結果Fig.11　Measured output spectrum andphase noise for B1 band

參數(shù)本文文獻[13]文獻[14]文獻[15]工藝0.18μmCMOS65nmCMOS0.18μmCMOS0.18μmCMOS架構Low-IFIF=4.092MHzDoubleIFIF=4.092/8.566MHzLow-IFIF=4.092MHzLow-IFIF=4MHz波段L1,B1L1,E1L1,E1L1噪聲系數(shù)/dB3.21.8@L1,2.5@E14.54.8最大電壓增益/dB103119@L1,111@E110892S11/dB-17.968dB@L1-15.326dB@B1-18—<-12本振相位噪聲/(dBc/Hz@1Moffset)-119.209@L1-117.719@B1-108-126-112芯片面積/mm24.744.655.22.3電流/mA21282317電壓/V1.81.21.81.6

4結論

采用0.18 μm CMOS工藝設計了一種GPS/BDS雙模可重構接收機射頻前端，測試結果表明，在1.8 V供電情況下，電流為21 mA，功耗為37.8 mW。L1/B1波段的噪聲系數(shù)為3.2 dB，鏡頻抑制為19.65 dB。1 MHz頻偏處本振相位噪聲為-119.209 dBc/Hz@L1和-117.719 dBc/Hz@B1。

與已有研究相比，該前端設計對相位噪聲、噪聲系數(shù)、功耗等指標進行了折中和優(yōu)化，混頻器、中頻濾波器等關鍵模塊可重構，硬件復用的同時減少了芯片面積、降低了系統(tǒng)功耗，有較高的應用價值。

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A dual-mode reconfigurable GPS/BDS radio frequency front-end receiver in 0.18 μm CMOS process

JIANG Jinguang1, TANG Yanan1, ZHOU Xifeng2, LIU Jianghua2

(1. GNSS Research Center, Wuhan University, Wuhan 430079, China；2. School of Physics and Technology, Wuhan University, Wuhan 430072, China)

Abstract：A dual-mode reconfigurable GPS L1/BDS B1 radio frequency front-end adopting low intermediate frequency architecture was realized in 0.18μm CMOS process. An auto-calibrating circuit was used to adjust the intermediate frequency filter′s time constant and to reduce frequency uncertainty. A 4-bits capacitors array was designed to widen the frequency tuning range of the voltage controlled oscillator and to improve phase noise performance. The system power consumption was reduced by hardware reuse technique. Test results show that the power consumption is 37.8mW with 1.8V voltage supply, and the voltage gain is 103dB, while the noise figures are less than 3.2dB in both GPS L1 and BDS B1.

Key words：reconfigurable; low intermediate frequency architecture; radio frequency front-end; dual-mode; GPS/BDS

doi:10.11887/j.cn.201603004

收稿日期：2016-02-07

基金項目：國家自然科學基金資助項目(41274047)；廣東省科技計劃資助項目(2013B090500049)

作者簡介：江金光(1968—)，男，湖南株洲人,教授，博士，博士生導師，E-mail:jgjiang09@aliyun.com

中圖分類號：TN432

文獻標志碼：A

文章編號：1001-2486(2016)03-019-06

http://journal.nudt.edu.cn