王磊++陳鳳騰++高君楠

摘要：針對開關(guān)電源的特點和現(xiàn)有數(shù)字化控制方案，設(shè)計了一種以 FPGA為控制核心的反激式開關(guān)穩(wěn)壓電源。文中詳細論述了該系統(tǒng)的硬件組成結(jié)構(gòu)和實現(xiàn)方法，通過改變PWM脈沖寬度實現(xiàn)5-24V輸出電壓可調(diào)，具有按鍵設(shè)定、電壓顯示、過壓過流保護等功能。以Altera公司的CycloneII系列芯片EP2C5T144C8N為主控芯片，采用Verilog硬件描述語言對PWM信號產(chǎn)生模塊、數(shù)字PID模塊、ADC接口邏輯等進行了設(shè)計，并在Modelsim仿真軟件上完成了驗證，證明了設(shè)計方法的可行性和正確性。

關(guān)鍵詞：FPGA；反激式；PWM； PID；Verilog

中圖分類號：TN86 文獻標識碼：A 文章編號：1009-3044（2016）26-0240-03

The Design of Flyback Switching Power Supply Using FPGA Controlled

WANG Lei， CHEN Feng-teng， GAO Jun-nan

（Department of Mechanical and Electrical Engineering，Xuzhou Institute of Technology， Xuzhou 221111， China）

Abstract： According to the characteristics and the existing digital control scheme of switch power supply， a flyback switch power supply with the FPGA as the control core was designed. The hardware structure and the realization method of the system was discussed in detail. Through changing the duty ratio of PWM pulse， it realized voltage range 5～24v；it also has many function such as setting keys， voltage display， over-voltage and over-current protection.The chip EP2C5T144C8N of the Cyclone II series that launched by Altera was the control chip. Verilog HDL language was used in the design of the PWM signal generating module， digital PID module and the ADC interface logic； and then， through simulating on Modelsim software， the correctness and feasibility of the design method was proved.

Key words： FPGA； flyback ； PWM； PID； Verilog

1 引言

變壓器耦合反激式開關(guān)穩(wěn)壓電源，結(jié)構(gòu)簡單，省去了一個和變壓器體積相當?shù)拇箅姼校瑫r變壓器繞組間相互隔離，“熱地”與“冷地”是絕緣的，其絕緣耐壓強度很大，因而反激式電源在各種強調(diào)安全的中小功率電源中得到廣泛的應用[1]。

常規(guī)的可調(diào)式開關(guān)穩(wěn)壓電源一般采用電位器結(jié)合專用的PWM調(diào)制芯片TL494、UC3842等，來實現(xiàn)輸出電壓的平緩調(diào)節(jié)。但是電位器的精度不高，在使用過程中又存在磨損、老化等問題就進一步導致控制精度的下降。數(shù)字電位器的出現(xiàn)雖然解決了機械磨損的問題，但受位數(shù)及分辨力限制，精度仍不能做到很高[1]。本文采用數(shù)控調(diào)壓方式，由FPGA邏輯電路產(chǎn)生PWM波控制MOSFET管通斷，進而改變輸出電壓的大小，通過閉環(huán)反饋對電壓進行實時精確調(diào)整，較好的克服了傳統(tǒng)可調(diào)式開關(guān)穩(wěn)壓電源的缺點。此外FPGA器件采用硬件描述語言設(shè)計，具有良好的并行處理能力，有效避免了單片機等微控制器運行時程序跑飛的發(fā)生，因此系統(tǒng)具有較好的抗干擾能力。

2 硬件電路設(shè)計

2.1 系統(tǒng)組成結(jié)構(gòu)與方案

整個系統(tǒng)主要由反激式電源電路與邏輯控制電路兩部分組成，其結(jié)構(gòu)框圖如圖1所示。反激式開關(guān)電源的控制核心采用Altera公司的Cyclone II系列FPGA芯片EP2C5T144C8N，完成PWM信號產(chǎn)生、數(shù)字PI調(diào)節(jié)、SPI總線接口、按鍵輸入與數(shù)值顯示等控制功能。系統(tǒng)采用閉環(huán)設(shè)計，根據(jù)反饋電壓的AD采樣結(jié)果與設(shè)定值比較，得到偏差信號在數(shù)字PID控制器的作用下對自身PWM產(chǎn)生模塊的占空比進行實時調(diào)節(jié)，經(jīng)驅(qū)動芯片放大后控制開關(guān)管的通斷，從而實現(xiàn)對輸出電壓的精確控制。系統(tǒng)的電壓設(shè)定值由FPGA片外按鍵輸入，AD采樣結(jié)果一方面提供給誤差分析模塊，另一方面送給數(shù)值顯示模塊在LCD上進行實時顯示。

2.2 反激式開關(guān)電源核心電路設(shè)計

核心電路中，為了提高MOSFET的驅(qū)動能力，和開關(guān)速率，PWM模塊的輸出信號經(jīng)過TPS2819芯片后驅(qū)動MOSFET管工作[2]。TPS2819為TI公司單路高速MOSFET 驅(qū)動器芯片[6]，與分立元件驅(qū)動電路相比可進一步提高電路的開關(guān)速率和可靠性。核心電路如圖2所示，在CCM模式下[3，4]，其電壓變比為D/[N（1-D）]。當Q1關(guān)斷時磁場儲能在T1次級感應出4正3負的感應電壓使二極管導通，為C7充電。但由于T1漏感的存在，Q1關(guān)斷瞬間漏感電流不能突變，此時會產(chǎn)生很高的感應電壓。當輸入電壓為30V時，UDS的尖峰電壓可達265V，該電壓有可能超過Q1的耐壓值。因此在T1的一次繞組增加由R1、D1、C2組成的RCD電路[3]，吸收漏感電流抑制感應電壓。

2.3 電流電壓采樣電路設(shè)計

電流檢測電路采用TI公司的高速、電壓輸出電流感測放大器芯片LMP8640，將監(jiān)控電阻R3上的電流IS的變化轉(zhuǎn)換成電壓信號輸出到模數(shù)ADC采樣[7]，當增益為20V/V時輸出電壓和監(jiān)測電流的關(guān)系為：VOUT=40R3*IS。當電流超標時，F(xiàn)PGA將控制內(nèi)部PWM模塊調(diào)整占空比，防止MOS管電流過大[5]。Q2、D5（TL431）、R6、R7構(gòu)成電壓反饋電路，輸出電壓經(jīng)過光電耦合形成閉環(huán)回路，同樣在ADC采樣后反饋給FPGA。ADC采樣電路如圖3所示，AD7887是低功耗12位模數(shù)轉(zhuǎn)換器，支持兩路信號輸入，可通過對片上控制寄存器設(shè)置使其工作在雙通道或者單通道模式，本系統(tǒng)需要采集反饋電壓和開關(guān)管電流兩個模擬信號，因此需要把AD7887設(shè)定在雙路輸入模式。CURRENT為LMP8640輸出的電流采樣結(jié)果，VOLT為光耦輸出的電壓采樣信號，管腳6～8接FPGA的SPI總線控制邏輯。

3 FPGA設(shè)計與仿真

本文的內(nèi)部電路設(shè)計采用Verilog硬件描述語言編寫，主要包括ADC芯片接口邏輯、PWM脈沖生成模塊、按鍵檢測模塊[5]、占空比PID控制模塊。其控制過程如圖4所示，F(xiàn)PGA上電配置完成后，各模塊就緒并通過內(nèi)部信號聯(lián)絡(luò)。沒有按鍵設(shè)定時FPGA輸出默認占空比脈沖，同時采樣ADC結(jié)果，數(shù)據(jù)處理后驅(qū)動LCD顯示。當有按鍵輸入時，內(nèi)部控制邏輯將根據(jù)該設(shè)置值調(diào)整脈寬大小，該值不是固定的是通過PID控制算法，根據(jù)偏差量實時調(diào)節(jié)的。如果電流值超標，PWM模塊將立即調(diào)整占空比使電壓輸出降至最小默認值。

3.1 PWM脈沖產(chǎn)生

PWM信號的產(chǎn)生方式有很多，本設(shè)計采用移相法實現(xiàn)。同步PWM信號和相移后的信號進行異或運算實現(xiàn)占空比0～1之間可調(diào)。其原理如圖5所示，PWM_A為同步信號，PWM_B1、PWM_B1為不同相位下移相后的信號，可以看到在圖5中，OUT_B1為同步信號和PWM_B1異或后的結(jié)果占空比為25%；OUT_B2為同步信號和PWM_B2異或后的結(jié)果占空比為50%。PWM_Bn信號的延遲相位由FPGA中的延遲網(wǎng)絡(luò)產(chǎn)生，延遲參數(shù)受到數(shù)字PID模塊的輸出結(jié)果控制。圖6為PWM產(chǎn)生模塊的Modelsim仿真波形，在圖中可以清楚的看到輸出波形的脈寬變化。

3.2 采集時序設(shè)計

AD7887芯片的控制信號有、SCLK、DOUT和DIN構(gòu)成，其控制時序如圖7所示，每16個SCLK為一個完整采樣周期，前4個時鐘為引導信號，后12個時鐘為有效數(shù)據(jù)位。數(shù)據(jù)讀取操作之前需要先配置控制寄存器，控制數(shù)據(jù)在第8個時鐘的上升沿寫入[8]。因設(shè)計中使用了兩路信號，需采用分時采集方式，電流值200ms采集一次，電壓信號每個采樣周期都進行采集。用Verilog硬件描述語言編寫AD7887芯片的控制程序[9]，在圖8中可以清楚的看到控制寄存器數(shù)據(jù)10110000被成功的發(fā)送到DOUT引腳，將AD7887設(shè)置為雙通道模式0，下一周期采樣1通道信號。

圖7 AD7887工作時序圖

圖8 SPI總線仿真波形

3.3 數(shù)字PI算法設(shè)計

PID控制算法因其具有算法簡單、魯棒性好、可靠性高等特點目前得到了廣泛應用。本文將該算法應用在對PWM占空比的控制中，以改善占空比調(diào)節(jié)的響應速度和控制精度。PID控制算法的時域模型為[10]：

[u（t）=KP[e（t）+1Ti0te（τ）dt+Tdde（t）dt]] （1）

其中：為比例增益，為積分時間常數(shù)，為微分時間常數(shù)，對（1）式進行離散化處理得到離散化的數(shù)字差分方程：

[u（k）=KP{TSTij=0ke（j）+TdTS[e（k）-e（k-1）]}] （2）

將（2）式中兩次采樣結(jié)果作差，得到數(shù)字PID增量控制式：

[Δu（k）=Kp[e（k）-e（k-1）]+Kie（k）+Kd[e（k）-2e（k-1）+e（k-2）]] （3）

進一步整理得到：

[u（k）=u（k-1）+（Kp+Ki+Kd）e（k）+[-（Kp+2Kd）]e（k-1）+Kde（k-2）] （4）

（4）式和（2）式相比沒有了求和項，在實現(xiàn)上更加簡單，F(xiàn)PGA并行實現(xiàn)結(jié)構(gòu)如圖9所示。

該并行結(jié)構(gòu)的實現(xiàn)采用Verilog硬件描述語言設(shè)計，其仿真波形如圖10所示。由于FPGA的高速并行運算和硬件支持，使其控制性能比匯編或C語言實現(xiàn)的效果要好，并且系統(tǒng)的穩(wěn)定性也得到了進一步的提升。

4 結(jié)論

開關(guān)穩(wěn)壓電源目前已成為電源發(fā)展的主流方向，在航空航天、電子通訊等領(lǐng)域得到了廣泛的應用[10]。本文采用FPGA芯片EP2C5T144C8N做數(shù)字控制核心，MOS管驅(qū)動、電流采樣等模塊均采用集成電路以提高設(shè)計的可靠性。在PWM產(chǎn)生部分引入數(shù)字PID算法實現(xiàn)對反激式開關(guān)穩(wěn)壓電源的閉環(huán)控制具有反應速度快、電壓調(diào)節(jié)方便、穩(wěn)定性好等優(yōu)點。該電源系統(tǒng)具有較好的抗干擾能力和較高的精度，并且FPGA程序升級維護方便，穩(wěn)定性方面與單片機等控制器相比具有明顯優(yōu)勢也便于實現(xiàn)自動化控制。

參考文獻：

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[6] http：//www.ti.com.cn/cn/lit/ds/symlink/tps2818.pdf

[7] http：//www.ti.com.cn/cn/lit/ds/symlink/lmp8640.pdf

[8] http：//www.analog.com/cn/products/analog-to-digital-converters/ad-converters/ad7887.html

[9] 喬廬峰. VerilogHDL數(shù)字系統(tǒng)設(shè)計與驗證[M].北京：電子工業(yè)出版社，2009.

[10] 李垂君.基于FPGA的PID控制器研究與實現(xiàn)[D].大連理工大學，2007.