顧曉雪，顧定富

（中國(guó)電子科技集團(tuán)公司第58研究所，江蘇無(wú)錫214072）

電源完整性分析及應(yīng)用

顧曉雪，顧定富

（中國(guó)電子科技集團(tuán)公司第58研究所，江蘇無(wú)錫214072）

由于同步開(kāi)關(guān)所產(chǎn)生的噪聲電流，電源完整性問(wèn)題如今已成為制約整個(gè)高速數(shù)字系統(tǒng)性能的一個(gè)關(guān)鍵因素。電源分配網(wǎng)絡(luò)構(gòu)成了高速數(shù)字系統(tǒng)最龐大最復(fù)雜的互連，約占全部互連空間的30%～40%。系統(tǒng)中所有的器件都直接或間接地連接到電源分配網(wǎng)絡(luò)上，因此電源分配網(wǎng)絡(luò)設(shè)計(jì)與電源完整性分析是數(shù)字系統(tǒng)中最復(fù)雜的部分。電源分配網(wǎng)絡(luò)是高速數(shù)字設(shè)計(jì)的核心，直接影響電源完整性、信號(hào)完整性和電磁完整性等系統(tǒng)的性能。著重闡述了電源分配網(wǎng)絡(luò)及頻域目標(biāo)阻抗法，并結(jié)合實(shí)際設(shè)計(jì)進(jìn)行電源完整性的仿真分析。

電源分配網(wǎng)絡(luò)；目標(biāo)阻抗；諧振分析

1 引言

隨著超大規(guī)模集成電路技術(shù)的發(fā)展，集成電路向著高速度、高密度、低電壓及大電流、高功耗的趨勢(shì)發(fā)展，系統(tǒng)電路印刷板(PCB)設(shè)計(jì)難度隨之增加，對(duì)電源分配系統(tǒng)提出了更高的要求[1]。電源分配網(wǎng)絡(luò)是電路設(shè)計(jì)中最龐大、最復(fù)雜的互連結(jié)構(gòu)，設(shè)計(jì)中的所有器件都與電源分配網(wǎng)絡(luò)有著直接或者間接的互連關(guān)系，因此電源分配網(wǎng)絡(luò)設(shè)計(jì)和電源完整性分析在數(shù)字電路設(shè)計(jì)中起到至關(guān)重要的作用。

在產(chǎn)品研發(fā)生產(chǎn)過(guò)程中，PCB板的設(shè)計(jì)若完全依賴(lài)設(shè)計(jì)人員的經(jīng)驗(yàn)，產(chǎn)品的生產(chǎn)成本和周期都存在一定的風(fēng)險(xiǎn)，在設(shè)計(jì)初期未投板之前可利用電源完整性仿真軟件對(duì)設(shè)計(jì)進(jìn)行仿真，降低成本并且縮短研發(fā)周期，大大提高了板卡產(chǎn)品的成品率。

2 電源分配網(wǎng)絡(luò)與電源噪聲

隨著PCB設(shè)計(jì)逐漸復(fù)雜，穩(wěn)定可靠的電源分配成為電子設(shè)計(jì)者們重點(diǎn)研究的方向之一。如今的設(shè)計(jì)開(kāi)關(guān)器件數(shù)目不斷增加，系統(tǒng)核心電壓不斷減小，電源的波動(dòng)會(huì)給數(shù)字系統(tǒng)帶來(lái)致命的影響。于是電源完整性（Power Integrity，簡(jiǎn)稱(chēng)PI）問(wèn)題被提出了。通常意義上來(lái)說(shuō)，電源完整性分析是屬于信號(hào)完整性研究的范疇，但是隨著電源完整性問(wèn)題的日益突出，現(xiàn)今的信號(hào)完整性仿真必須建立在可靠的電源完整性基礎(chǔ)上，這樣才會(huì)從根源上解決噪聲問(wèn)題。雖然電源完整性主要是討論電源供給的穩(wěn)定性問(wèn)題，但由于地在實(shí)際系統(tǒng)中總是和電源密不可分，通常把如何減少地平面的噪聲也作為電源完整性問(wèn)題中的一部分進(jìn)行討論。2.1電源分配網(wǎng)絡(luò)

典型的平面電源分配網(wǎng)絡(luò)(Power Distribution Network,PDN)包括幾個(gè)部件：穩(wěn)壓源/DC-DC變換器（電壓調(diào)節(jié)模塊，VRM）、去耦電容（包括體電容、表貼去耦電容和嵌入式電容）、電源地平面對(duì)以及芯片電源供電軌道，如圖1所示。

圖1 電源分配網(wǎng)絡(luò)的組成

2.2 電源噪聲

電源噪聲的產(chǎn)生主要來(lái)源于以下3個(gè)方面：第一，穩(wěn)壓電源芯片的輸出并不是恒定的，會(huì)有一定的紋波，在選定電源芯片之后，這類(lèi)噪聲是無(wú)法避免的。第二，穩(wěn)壓電源芯片無(wú)法響應(yīng)負(fù)載對(duì)于電流快速變化的要求，這樣會(huì)造成穩(wěn)壓電源輸出跌落，產(chǎn)生電源噪聲。第三，負(fù)載瞬態(tài)電流在電源路徑阻抗和地路徑阻抗上產(chǎn)生的噪聲。

過(guò)大的電源噪聲通常對(duì)IC芯片的正常工作有害：一方面，它會(huì)降低芯片工作的電源噪聲容限，使之不能按設(shè)計(jì)頻率正常工作，嚴(yán)重時(shí)可能減少器件壽命。另一方面，過(guò)大的噪聲使得I/O數(shù)據(jù)信號(hào)的相移和抖動(dòng)增大，會(huì)影響信號(hào)噪聲裕量和時(shí)序容量，嚴(yán)重時(shí)可引起信號(hào)誤觸發(fā)動(dòng)作而不能再正常工作。

2.3 頻域目標(biāo)阻抗法

阻抗分析是評(píng)估PDN性能好壞的重要手段，比較常用的方法是目標(biāo)阻抗法。

PDN的目標(biāo)阻抗設(shè)計(jì)法要求從IC的角度看，輸入阻抗在關(guān)注的頻率范圍內(nèi)都小于目標(biāo)阻抗值，即呈現(xiàn)低阻抗特性。

2.3.1 目標(biāo)阻抗

設(shè)計(jì)中電源平面存在阻抗這一事實(shí)是不可避免的，所以電源在工作過(guò)程中會(huì)出現(xiàn)波動(dòng)，當(dāng)瞬間電流通過(guò)的時(shí)候，會(huì)產(chǎn)生電壓降和電壓波動(dòng)。為了保證器件在工作過(guò)程中時(shí)鐘都能得到正常的電源供應(yīng)，就需要對(duì)電源的阻抗進(jìn)行控制，因此，電源分配系統(tǒng)設(shè)計(jì)的關(guān)鍵技術(shù)就是控制電源的目標(biāo)阻抗。

目標(biāo)阻抗法將PDN網(wǎng)絡(luò)分為器件和系統(tǒng)兩部分，從器件看向系統(tǒng)的目標(biāo)阻抗被定義為：

其中ΔVVoltagetolerance為電源噪聲容限，I為器件工作電流。

此處Imax為芯片工作的最大工作電流[2]。

目標(biāo)阻抗不僅在直流，而且在一定頻率范圍內(nèi)也有效。為了保證信號(hào)的完整性，在高頻情況下電源分配系統(tǒng)的阻抗也必須低于目標(biāo)阻抗。

2.3.2 去耦電容

如果要考慮整個(gè)頻率范圍內(nèi)維持系統(tǒng)的電源完整性，就需要考慮電壓調(diào)節(jié)模塊、去耦電容、平面間電容等因素對(duì)電源分配系統(tǒng)的影響。當(dāng)電壓調(diào)節(jié)模塊的輸出阻抗在高頻超過(guò)期望的阻抗值、不能輸出穩(wěn)定的電壓時(shí)，需要增加去耦電容來(lái)降低輸入阻抗，這時(shí)電容的選擇對(duì)整個(gè)電源分配網(wǎng)絡(luò)起著至關(guān)重要的作用，并且電容對(duì)于交流信號(hào)呈現(xiàn)低阻抗特性，因此加入電容實(shí)際上也降低了電源系統(tǒng)的交流阻抗[3]。

電容高頻時(shí)可以等效成簡(jiǎn)單的RLC模型，其中R為等效串聯(lián)電阻ESR，而L為等效串聯(lián)電感ESL，根據(jù)電容ESR和ESL的參數(shù)可計(jì)算得出該電容的自諧振頻率：

在自諧振頻率之前，電容的阻抗特性成容性，而在其之后，電容的阻抗特性又呈現(xiàn)為感性，因此在選擇去耦電容時(shí)，必須充分利用其容性特性，并盡可能在其自諧振頻率之前使用。在設(shè)計(jì)中去耦電容的選擇關(guān)系到整個(gè)電源分配網(wǎng)絡(luò)。

3 電源完整性仿真與分析應(yīng)用

隨著數(shù)據(jù)趨于高速化發(fā)展，增加了電路工程師的設(shè)計(jì)難度，對(duì)設(shè)計(jì)好的電路進(jìn)行電源完整性仿真分析，可以在一定程度上提高設(shè)計(jì)產(chǎn)品一次定型的概率，提高工作效率，減小生產(chǎn)成本。

3.1 仿真環(huán)境

3.1.1 仿真對(duì)象

仿真對(duì)象主要包含單片機(jī)、1553B、UART、CSB等功能芯片，通過(guò)單片機(jī)80C32實(shí)現(xiàn)對(duì)1553B總線(xiàn)的接口定義控制與數(shù)據(jù)傳輸控制，同時(shí)對(duì)某些數(shù)據(jù)進(jìn)行存儲(chǔ)處理。功能框圖如圖2所示。

圖2 單片機(jī)系統(tǒng)功能框圖

上述單片機(jī)系統(tǒng)電源及耗電芯片電源分配如表1所示。其中ΔVvoltagetolerance為耗電芯片的電壓裕量，Imax(A)為耗電芯片工作最大電流，Z為耗電芯片的目標(biāo)阻抗。

表1根據(jù)2.3.1節(jié)的目標(biāo)阻抗計(jì)算法計(jì)算出各芯片的目標(biāo)阻抗，為判斷設(shè)計(jì)是否符合阻抗要求提供了理論依據(jù)。

3.1.2 仿真流程

電源目標(biāo)阻抗及諧振分析利用Cadence Sigrity PowerSI軟件，電源直流壓降分析利用Cadence Sigrity PowerDC。

將待仿真文件導(dǎo)入軟件后，可分別看到設(shè)計(jì)的每層結(jié)構(gòu)，可以清楚呈現(xiàn)每層的走線(xiàn)或者器件擺放。鍵合層如圖3所示。

仿真流程如圖4所示。將待仿真文件導(dǎo)入軟件，設(shè)置PCB板的疊層，包括導(dǎo)電材料和絕緣材料等，然后將電路中的電源和地有別于其他信號(hào)線(xiàn)分類(lèi)，給出電源的賦值及其輸入精度。設(shè)置耗電芯片供電電壓及電壓裕量。完成基本設(shè)置之后，可分別進(jìn)行直流壓降仿真分析、目標(biāo)阻抗分析及諧振分析。

表1 耗電芯片電源分配

圖3 設(shè)計(jì)鍵合層視圖

3.2 仿真結(jié)果

依據(jù)圖4的仿真流程對(duì)單片機(jī)系統(tǒng)設(shè)計(jì)進(jìn)行電源完整性仿真，根據(jù)設(shè)計(jì)將疊層、電源地以及耗電芯片的相關(guān)信息一一設(shè)置，之后對(duì)設(shè)計(jì)中的耗電芯片進(jìn)行直流壓降仿真，結(jié)果如圖5所示。

圖4 電源完整性仿真流程圖

圖5 直流壓降仿真結(jié)果

從圖5可以看出，每個(gè)耗電芯片的供電電壓為5V，裕量為±10%，電流值依據(jù)芯片手冊(cè)得出，通過(guò)仿真得出每個(gè)芯片的實(shí)際電壓，可看出設(shè)計(jì)中電源直流壓降是符合設(shè)計(jì)要求的。

完成直流壓降設(shè)計(jì)后，先將設(shè)計(jì)中的電容模型加載進(jìn)去，進(jìn)行目標(biāo)阻抗分析，這里只對(duì)單片機(jī)進(jìn)行目標(biāo)阻抗仿真，該芯片最高頻率為33 MHz，分析結(jié)果如圖6所示。曲線(xiàn)為單片機(jī)0～500 MHz對(duì)應(yīng)的目標(biāo)阻抗值，圖中Y=5.56 Ω為添加的標(biāo)識(shí)，方便比較仿真結(jié)果。

圖6 目標(biāo)阻抗仿真結(jié)果

從表1中得出該款單片機(jī)的目標(biāo)阻抗Z=5.56 Ω，從圖6中可以看出，在頻率為200 MHz時(shí)才超過(guò)目標(biāo)阻抗，故該設(shè)計(jì)是符合設(shè)計(jì)規(guī)范的。

電源地平面諧振分析結(jié)果如表2所示，給出了設(shè)計(jì)板卡最大的10個(gè)諧振頻點(diǎn)。

表2 L3_VCC和L4_GNDD諧振點(diǎn)

圖7為頻率47 MHz時(shí)的3D諧振圖。從3D視圖可看出每個(gè)諧振點(diǎn)的諧振幅值。

圖7 頻率為47 MHz 3D視圖

根據(jù)設(shè)計(jì)，整板最高工作頻率不超過(guò)36 MHz，通過(guò)表2可知36 MHz之內(nèi)沒(méi)有諧振點(diǎn)出現(xiàn)，所以設(shè)計(jì)符合要求。

對(duì)單片機(jī)系統(tǒng)分別進(jìn)行了壓降分析、目標(biāo)阻抗分析及諧振分析，仿真結(jié)果都符合設(shè)計(jì)要求，并且設(shè)計(jì)在實(shí)際應(yīng)用中可正常運(yùn)行。

4 結(jié)束語(yǔ)

本文對(duì)電源完整性中的電源分配網(wǎng)絡(luò)以及電源噪聲進(jìn)行了簡(jiǎn)單介紹，著重對(duì)經(jīng)典目標(biāo)阻抗法進(jìn)行了說(shuō)明，并對(duì)某設(shè)計(jì)進(jìn)行了電源完整性的相關(guān)仿真，證實(shí)了仿真的可行性，今后可以應(yīng)用到更多的設(shè)計(jì)當(dāng)中。

[1]蘇良碧.高速PCB電源完整性設(shè)計(jì)與分析[D].內(nèi)蒙古：內(nèi)蒙古大學(xué).

[2]陳蘭兵，等.Cadence高速電路設(shè)計(jì)[M].北京：電子工業(yè)出版社，2014.

[3]Stephen H Hall,Howard L Heck.Advanced signal integrity for high-speed digital designs[C].USA,Wiley IEEE,2005: 553-561.

Analysis and Application of Power Integrity

GU Xiaoxue,GU Dingfu
（China Electronics Technology Group Corporation No.58 Research Institute,Wuxi 214072,China）

Power Integrity(PI)has become a limiting factor for the overall performance of modern chip design due to the current surges caused by SSN.Power distribution network constitutes the largest and most complex interconnection-layered architecture of the high-speed digital system,about 30%～40%,of the interconnect space.All devices in the system are connected to PDN directly or indirectly,thereby posing great pressure on the design of PDN and the analysis of power integrity.PDN design affects power integrity,signal integrity,electromagnetic integrity and other system indicators.The paper focuses on the power distribution network and target impedance method.Simulation analysis on power integrity is then performed.

power distribution network;target impedance;resonance analysis

TN402

A

1681-1070（2017）02-0021-04

顧曉雪（1987—），女，遼寧沈陽(yáng)人，碩士，2012年畢業(yè)于沈陽(yáng)大學(xué)，現(xiàn)就職于中國(guó)電子科技集團(tuán)公司第58研究所，主要從事高速電路仿真工作；

2016-8-26

顧定富（1990—），男，江蘇泰州人，碩士，2015年畢業(yè)于南京航空航天大學(xué)，現(xiàn)就職于中國(guó)電子科技集團(tuán)公司第58研究所，主要從事硬件電路設(shè)計(jì)工作。