譚思昊, 李昱東, 徐燁峰, 閆 江

( 1. 中國(guó)科學(xué)院 微電子研究所，北京 100029； 2. 微電子器件與集成技術(shù)重點(diǎn)實(shí)驗(yàn)室，北京 100029 )

超薄埋氧層厚度對(duì)FDSOI器件短溝道效應(yīng)影響

譚思昊1,2, 李昱東1,2, 徐燁峰1,2, 閆 江1,2

( 1. 中國(guó)科學(xué)院 微電子研究所，北京 100029； 2. 微電子器件與集成技術(shù)重點(diǎn)實(shí)驗(yàn)室，北京 100029 )

隨著CMOS技術(shù)發(fā)展到22 nm技術(shù)節(jié)點(diǎn)以下，體硅平面器件達(dá)到等比例縮小的極限。全耗盡超薄絕緣體上硅CMOS (FDSOI)技術(shù)具有優(yōu)秀的短溝道效應(yīng)控制能力，利用TCAD軟件，對(duì)不同埋氧層厚度的FDSOI器件短溝道效應(yīng)進(jìn)行數(shù)值仿真，研究減薄BOX厚度及器件背柵偏壓對(duì)器件性能和短溝道效應(yīng)的影響。仿真結(jié)果表明，減薄BOX厚度使FDSOI器件的性能和短溝道效應(yīng)大幅提升，薄BOX襯底背柵偏壓對(duì)FDSOI器件具有明顯的閾值電壓調(diào)制作用，6.00 V的背柵偏壓變化產(chǎn)生0.73 V的閾值電壓調(diào)制。在適當(dāng)?shù)谋硸牌珘合?，F(xiàn)DSOI器件的短溝道特性(包括DIBL性能等)得到優(yōu)化。實(shí)驗(yàn)結(jié)果表明，25 nm厚BOX的FDSOI器件比145 nm厚BOX的FDSOI器件關(guān)斷電流減小近50%，DIBL減小近20%。

FDSOI； 超薄埋氧層； 仿真研究； 短溝道效應(yīng)； 背柵偏壓

0 引言

隨著CMOS(Complementary Metal Oxide Semiconductor)器件的特征尺寸縮小到22 nm技術(shù)節(jié)點(diǎn)，受短溝道效應(yīng)和波動(dòng)問(wèn)題的影響，半導(dǎo)體生產(chǎn)制造業(yè)傳統(tǒng)的器件結(jié)構(gòu)達(dá)到尺寸等比例縮小的極限。如果通過(guò)提高溝道摻雜濃度控制短溝道效應(yīng)，則導(dǎo)致結(jié)漏電增加和隨機(jī)摻雜波動(dòng)增大；同時(shí)，傳統(tǒng)的體硅CMOS器件在柵長(zhǎng)較短時(shí)幾乎無(wú)法關(guān)斷。全耗盡絕緣體上硅CMOS(FDSOI，F(xiàn)ully Depleted Silicon-on-Insulator)器件不需要通過(guò)溝道摻雜控制短溝道效應(yīng)，使CMOS器件的特征尺寸可以持續(xù)縮小[1]。FDSOI能夠較好地控制短溝道效應(yīng)(SCE，Short-channel-effect)，避免隨機(jī)摻雜濃度波動(dòng)(RDF，Random Doping Fluctuation)，與傳統(tǒng)體硅CMOS工藝流程兼容良好[2]。此外，在器件背面施加背柵偏壓，不僅可以有效控制器件的SCE，也可以調(diào)節(jié)器件的閾值電壓，以實(shí)現(xiàn)功耗管理目標(biāo)[3]。

FDSOI器件成為主流CMOS技術(shù)的最大障礙在于，F(xiàn)DSOI器件性能取決于絕緣體上硅(SOI，Silicon-on-Insulator)厚度，同時(shí)獲得均勻度很高的SOI襯底非常困難。Ito M等[4]使用ELTRAN技術(shù)制備50 nm厚埋氧層(BOX，Buried-Oxide)的SOI襯底。Delprat D等[5]大幅提升制備SOI襯底的工藝，獲得SOI襯底的表層硅厚度在整個(gè)硅片上的波動(dòng)小于1 nm。控制FDSOI器件短溝道效應(yīng)的方法包括減薄溝道厚度[6]和施加背柵偏壓[7]。Feng Shuai等[8]通過(guò)加強(qiáng)柵極對(duì)溝道載流子的控制能力，減弱源漏對(duì)溝道載流子的控制能力，提高器件的短溝道效應(yīng)。實(shí)際上，減薄FDSOI器件的BOX厚度也可以起到相同的作用。Fenouillet-Beranger C等[9]使用超薄BOX(UTB，Ultra-thin BOX)結(jié)構(gòu)實(shí)現(xiàn)多閾值電壓器件的設(shè)計(jì)和制備。Liu Q等[10]研究超薄埋氧層(BOX厚度為25 nm)的FDSOI器件的性能和短溝道效應(yīng)特性，制備的FDSOI器件具有出色的短溝道效應(yīng)控制能力和電學(xué)特性。Liu Q等[11]研究更薄BOX(厚度為15 nm)的FDSOI器件，結(jié)果表明NFET和PFET器件的漏致勢(shì)壘降低(DIBL，Drain Induced Barrier Lowering)性能得到優(yōu)化。Doris B等[12]認(rèn)為，在10 nm及其以下技術(shù)節(jié)點(diǎn)，減薄BOX厚度使器件的性能得到優(yōu)化。Tang Z Y等[13]制備較厚的BOX(厚度為145 nm)的FDSOI器件，并研究器件性能和背柵偏壓對(duì)器件的影響。受限于UTB SOI襯底的制備技術(shù)發(fā)展水平，我國(guó)在UTB FDSOI器件性能方面研究較少，也未見通過(guò)減薄BOX厚度優(yōu)化FDSOI器件短溝道效應(yīng)文獻(xiàn)；在制備FDSOI器件時(shí)，由于仿真參數(shù)設(shè)定和制備工藝流程不明確，國(guó)外的研究成果難以參考。

筆者采用TCAD軟件進(jìn)行數(shù)值模擬，研究超薄BOX厚度及施加背柵偏壓對(duì)FDSOI器件短溝道效應(yīng)的影響，并制備FDSOI器件進(jìn)行測(cè)試，分析減薄BOX厚度對(duì)器件性能和短溝道效應(yīng)控制能力的影響，為UTB FDSOI器件的制備、BOX厚度對(duì)FDSOI器件的性能和短溝道效應(yīng)的影響提供指導(dǎo)。

1 工藝流程仿真

采用TCAD軟件，分別使用其中的SPROCESS和SDEVICE模塊,對(duì)具有不同BOX厚度的FDSOI器件進(jìn)行工藝結(jié)構(gòu)和電學(xué)特性仿真(見圖1)。首先，將襯底表層硅減薄至8.0 nm，熱氧化后用氫氟酸刻蝕去除氧化層(見圖1(a))，在形成假柵(見圖1(b))和側(cè)墻(見圖1(c))后，用外延方法生長(zhǎng)抬升源漏(RSD，Raised-SD)(見圖1(d))，用離子注入并將源漏摻雜硼(B)。然后，在源漏摻雜后進(jìn)行快速退火工藝，實(shí)現(xiàn)雜質(zhì)的激活、推阱,以形成拓展區(qū)；完成兩層側(cè)墻的淀積和刻蝕(見圖1(e))后，去除假柵，形成HK(High-K)和MG(Metal-Gate)結(jié)構(gòu)(分別使用材料HfO2和TiN)，進(jìn)而形成硅化物(見圖1(f))。最后，形成接觸孔，結(jié)束金屬化工藝，完成FDSOI器件的制備。

圖1 UTB FDSOI器件工藝流程數(shù)值仿真Fig.1 Process flow simulation of UTB FDSOI devices

主要的FDSOI器件仿真參數(shù):表層硅厚度為25.0 nm；第一層側(cè)墻厚度為10.0 nm；第二層側(cè)墻厚度為50.0 nm；RSD高度為35.0 nm；柵氧層厚度為0.5 nm；HK介質(zhì)HfO2厚度為2.0 nm。BOX厚度分別為145.0、50.0、30.0、25.0、20.0、15.0和10.0 nm。為了說(shuō)明溝道長(zhǎng)度(即柵長(zhǎng))對(duì)器件性能的影響，對(duì)柵長(zhǎng)25 nm的短溝器件和125 nm的長(zhǎng)溝器件進(jìn)行仿真，分析溝道長(zhǎng)度對(duì)器件性能的影響。

2 仿真結(jié)果討論

2.1 電學(xué)特性

2.1.1 電壓

FDSOI器件漏端電流Id和柵極電壓Vg的關(guān)系曲線即為轉(zhuǎn)移特性曲線，表示器件輸出電流與柵極施加電壓的關(guān)系，是衡量器件性能的重要曲線。不同BOX厚度的FDSOI器件Id與Vg關(guān)系曲線見圖2，其中線性區(qū)的源漏間電壓VDS=-0.05 V，飽和區(qū)的VDS=-0.90 V；線性區(qū)漏端電流Idlin與Vg關(guān)系曲線用黑色表示；飽和區(qū)漏端電流Idsat與Vg關(guān)系曲線用紅色表示。由圖2可見，BOX厚度變化對(duì)線性區(qū)Idlin-Vg關(guān)系曲線幾乎沒有影響，而對(duì)飽和區(qū)Idsat-Vg關(guān)系曲線影響明顯。這是因?yàn)楣ぷ饔诰€性區(qū)的器件溝道區(qū)域幾乎沒有源漏電場(chǎng)耦合，BOX厚度變化對(duì)溝道載流子的電場(chǎng)影響比較?。还ぷ饔陲柡蛥^(qū)的器件溝道區(qū)域受源漏電場(chǎng)耦合作用影響，BOX厚度變化的影響更明顯。根據(jù)圖2可以獲得FDSOI器件的閾值電壓Vt，在Id=1×10-7A時(shí)，由Idlin-Vg曲線提取不同BOX厚度器件的線性區(qū)閾值電壓Vtlin；由Idsat-Vg曲線提取不同BOX厚度器件的飽和區(qū)閾值電壓Vtsat，并計(jì)算DIBL(DIBL=Vtsat-Vtlin)。長(zhǎng)溝(LG=125 nm)和短溝(LG=25 nm)FDSOI器件的Vt、DIBL與BOX厚度關(guān)系曲線見圖3。由圖3(a)可見，長(zhǎng)溝和短溝器件的線性區(qū)閾值電壓Vtlin變化比較小，其飽和區(qū)閾值電壓變化更為明顯，因此根據(jù)其差值繪制的曲線形狀與兩者的飽和區(qū)閾值電壓Vtsat曲線形狀相似(見圖3(b))。

圖2 不同BOX厚度FDSOI器件的Id-Vg曲線Fig.2 Id-Vg curves of FDSOI devices with different BOX thickness

圖3 長(zhǎng)溝和短溝FDSOI器件的Vt、DIBL與BOX厚度變化關(guān)系曲線Fig.3 Vt and DIBL curves of short-channel and long-channel FDSOI devices with different BOX thickness

由圖3(a)可見，受短溝道效應(yīng)的影響，當(dāng)FDSOI器件的溝道長(zhǎng)度變小時(shí)，閾值電壓絕對(duì)值約降低50%。這是因?yàn)樵绰╅g的電場(chǎng)耦合作用對(duì)器件產(chǎn)生影響，而UTB結(jié)構(gòu)能夠減小耦合作用，更薄厚度的BOX層使從源漏出發(fā)的電場(chǎng)線更多地終止于襯底，加強(qiáng)柵極對(duì)溝道載流子的控制能力，進(jìn)而使閾值電壓絕對(duì)值降低程度減小。當(dāng)BOX厚度變化時(shí)，長(zhǎng)溝器件的閾值電壓絕對(duì)值基本不變，短溝器件的飽和區(qū)閾值電壓絕對(duì)值約增加0.06 V。因此，BOX厚度對(duì)短溝器件飽和區(qū)閾值電壓的影響遠(yuǎn)大于線性區(qū)的，隨著BOX厚度的減小，器件的DIBL得到優(yōu)化(減小60 mV/V)。

2.1.2 電流

FDSOI器件閾值電壓和溝道勢(shì)壘的變化影響電流性能，對(duì)BOX厚度變化對(duì)器件電流性能的影響進(jìn)行仿真。國(guó)際半導(dǎo)體技術(shù)藍(lán)圖(ITRS，International Technology Roadmap for Semiconductors)[14]指出，基準(zhǔn)器件的閾值電壓為-0.19 V，開態(tài)電流Ion在開態(tài)電壓Von=-0.90 V處取得，關(guān)態(tài)電流Ioff在關(guān)態(tài)電壓Voff=0.01 V處取得。由于FDSOI器件的閾值電壓不同，為了比較電流性能，開態(tài)電流Ion在-0.90 V～(-0.19 V-Vtsat) 處提取，關(guān)態(tài)電流Ioff在0.01 V～(-0.19 V-Vtlin)處提取，計(jì)算開關(guān)態(tài)電流比Ion/Ioff，繪制不同BOX厚度FDSOI器件的開態(tài)、關(guān)態(tài)電流及開關(guān)態(tài)電流比曲線(見圖4)。在仿真過(guò)程中，為了減少變量、更好地研究不同BOX厚度對(duì)器件性能的影響，沒有進(jìn)行功函數(shù)的調(diào)制。

由圖4(a)可見，在BOX厚度從145 nm減薄到10 nm時(shí)，F(xiàn)DSOI器件的Ion減小4.85×10-5A，減小13.0%。這是因?yàn)殡SBOX厚度的降低，柵極電場(chǎng)在溝道中的場(chǎng)強(qiáng)增加，影響溝道載流子的遷移率。

當(dāng)漏端施加高電壓時(shí)，在漏端電場(chǎng)影響下，溝道源端附近的勢(shì)壘降低，即漏致勢(shì)壘降低(DIBL)，增加從源端注入溝道的載流子數(shù)量，并在Vg沒有達(dá)到閾值電壓時(shí)允許載流子在源漏之間流通，產(chǎn)生關(guān)態(tài)電流Ioff，進(jìn)而影響器件的關(guān)斷性能。因此，優(yōu)化DIBL性能可以有效降低器件的關(guān)態(tài)電流Ioff(見圖4(a))。由圖4(a)可見，在BOX厚度從145.0 nm減薄到10.0 nm時(shí)，F(xiàn)DSOI器件的Ioff減小98.4%，關(guān)態(tài)電流性能明顯提升。

圖4 不同BOX厚度FDSOI器件的開、關(guān)態(tài)電流及開關(guān)態(tài)電流比曲線Fig.4 Ion, Ioff and Ion/Ioff curves of FDSOI devices with different BOX thickness

由圖4(b)可見，在BOX厚度從145.0 nm減薄到10.0 nm時(shí)，F(xiàn)DSOI器件的開關(guān)態(tài)電流比(Ion/Ioff)增加53.3倍，F(xiàn)DSOI器件的電學(xué)性能明顯提升。其中BOX厚度為20.0 nm時(shí),開關(guān)態(tài)電流比顯示異常，原因是仿真網(wǎng)格劃分導(dǎo)致該處計(jì)算結(jié)果不收斂，重新劃分網(wǎng)格后對(duì)該點(diǎn)進(jìn)行仿真計(jì)算，產(chǎn)生數(shù)據(jù)異常。

2.2 背柵偏壓

在背柵偏壓(Vbg)為-3.00～3.00 V時(shí)，25.0 nm BOX厚度、25.0 nm柵長(zhǎng)、8.0 nm表層硅厚度的PMOSFET空穴濃度的分布見圖5。由圖5可見，在背柵偏壓為-3.00 V時(shí)，溝道高濃度空穴寬度最寬，空穴占據(jù)整個(gè)溝道，襯底空穴濃度較低，因此電子濃度較高，襯底處于積累狀態(tài)(見圖5(a))。在無(wú)背柵偏壓(0 V)時(shí)，溝道高濃度空穴寬度比負(fù)偏壓時(shí)的窄，襯底空穴濃度略高，因此電子濃度降低，襯底處于耗盡狀態(tài)(見圖5(b))。當(dāng)背柵偏壓為3.00 V時(shí)，溝道高濃度空穴寬度最窄，襯底空穴濃度較高，因此電子濃度更低，襯底處于反型狀態(tài)(見圖5(c))。

圖5 UTB FDSOI器件在不同背柵偏壓下空穴濃度分布Fig.5 Distribution of holes in UTB FDSOI device under different Vbg

沿垂直溝道方向進(jìn)行加權(quán)平均，計(jì)算空穴濃度的平均溝道位置[15]。當(dāng)背柵偏壓Vbg為-3.00 V時(shí)，平均溝道位置遠(yuǎn)離前柵。在Vbg為正時(shí)，平均溝道位置向前柵移動(dòng)，并且偏壓越大，兩者越接近。在襯底偏壓由正變負(fù)過(guò)程中，平均溝道位置由前柵表面向襯底與BOX界面靠近，導(dǎo)致前柵正下方的耗盡寬度向BOX延伸，最終襯底耗盡甚至反向積累。在施加背柵偏壓時(shí)，由反背柵偏壓到正背柵偏壓過(guò)程中，襯底耗盡區(qū)向埋層氧化物延伸，使耗盡區(qū)寬度增加，DIBL變大，F(xiàn)DSOI器件的短溝道效應(yīng)增強(qiáng)[16]。因此，在襯底施加反背柵偏壓時(shí)，F(xiàn)DSOI器件平均溝道位置逐漸靠近前柵，DIBL減小，可以更好地控制FDSOI器件的溝道效應(yīng)。

在背柵偏壓為-3.00～3.00 V時(shí)，UTB FDSOI器件的Idlin-Vg曲線見圖6，其中橫線表示Id=1×10-7A的位置。由圖6可見，在背柵偏壓從-3.00 V變化到3.00 V時(shí)，25.0 nm BOX厚度的UTB FDSOI器件得到0.73 V閾值電壓的調(diào)制。對(duì)于145.0 nm BOX厚度的FDSOI器件的背柵偏壓對(duì)閾值電壓的調(diào)制[13]，在背柵偏壓從-20.00 V變化到20.00 V時(shí)才能得到0.73 V的閾值電壓調(diào)制。因此，25.0 nm BOX厚度的UTB FDSOI器件對(duì)背柵偏壓的靈敏度比145.0 nm BOX厚度的高。

圖6 背柵偏壓對(duì)UTB FDSOI器件Idlin-Vg調(diào)制曲線

圖7 25.0 nm BOX厚度UTB FDSOI器件結(jié)構(gòu)剖面Fig.7 Cross-section view of UTB FDSOI device(BOX thickness 25.0 nm)

3 實(shí)驗(yàn)驗(yàn)證

制備25.0 nm BOX厚度和145.0 nm BOX厚度的FDSOI器件，器件參數(shù)與仿真參數(shù)相同。25.0 nm BOX厚度的FDSOI器件剖面見圖7。兩種器件性能測(cè)試參數(shù)見表1，參數(shù)經(jīng)過(guò)歸一化處理。

由表1可見，25.0 nm BOX厚度 UTB FDSOI器件和145.0 nm BOX厚度FDSOI器件的線性區(qū)閾值電壓Vtlin分別為-0.017、0.016 V， 25.0 nm BOX厚度UTB FDSOI器件的線性區(qū)閾值電壓更接近基準(zhǔn)器件的(-0.19 V)，并且器件的DIBL由41.1 mV/V減小到33.3 mV/V，Ioff降低53.26%，Ion降低27.90%，Ion/Ioff提升53.33%，與仿真結(jié)果的參數(shù)變化趨勢(shì)相同，表明減小BOX厚度可以提升FDSOI器件性能。另外，開態(tài)電流Ion與開關(guān)態(tài)電流比Ion/Ioff的變化幅度與仿真結(jié)果存在一定差距，說(shuō)明制備的FDSOI器件性能還可以優(yōu)化。

表1 25.0、145.0 nm厚度BOX FDSOI器件的電學(xué)特性

4 結(jié)論

(1)仿真結(jié)果顯示，BOX厚度降低可以優(yōu)化FDSOI器件的閾值電壓和DIBL性能。當(dāng)BOX厚度從145.0 nm變?yōu)?5.0 nm時(shí)，F(xiàn)DSOI器件的DIBL減小21%。

(2)仿真結(jié)果顯示，當(dāng)BOX厚度從145.0 nm減小到25.0 nm時(shí)，F(xiàn)DSOI器件的電流性能得到提升，關(guān)態(tài)電流減小93.1%，器件的關(guān)斷特性大幅提升；開態(tài)電流減小6.4%，器件的開關(guān)態(tài)電流比提升13.5倍。

(3)仿真結(jié)果顯示，對(duì)于25.0 nm BOX厚度 FDSOI器件，背柵偏壓從-3.00 V變化到3.00 V時(shí)，閾值電壓調(diào)制幅度達(dá)到0.73 V，比145.0 nm BOX厚度 FDSOI器件對(duì)背柵偏壓的敏感度高，調(diào)節(jié)背柵偏壓可以優(yōu)化UTB FDSOI器件的短溝道性能。

(4)制備25.0 nm BOX厚度UTB FDSOI器件與145.0 nm BOX厚度 FDSOI器件。25.0 nm BOX厚度器件比145.0 nm BOX厚度器件的DIBL減小19.0%，關(guān)態(tài)電流減小53.26%，開態(tài)電流減小27.90%，開關(guān)態(tài)電流比提升53.33%。減薄BOX厚度對(duì)FDSOI器件性能有明顯提升。

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2016-08-01；編輯：張兆虹

國(guó)家科技重大專項(xiàng)(2013ZX02303-001-001)

譚思昊(1990-)，男，碩士研究生，主要從事SOI器件結(jié)構(gòu)與工藝方面的研究。

TN386.1

A

2095-4107(2017)01-0117-06

DOI 10.3969/j.issn.2095-4107.2017.01.012