薛志遠　王春雷

摘要：針對TI公司TMS320C6678多核處理器的特性要求，提出了一種基于多核處理器的電源管理系統(tǒng)的設計方法。該系統(tǒng)在實現(xiàn)TMS320C6678對各路電源的幅值特性要求以及對所需各路電源時序控制的同時?？梢酝瓿蓛?nèi)核電壓的動態(tài)調(diào)控。經(jīng)驗證，TMS320C6678處理器在該電源管理系統(tǒng)下工作穩(wěn)定。

關鍵詞：TMS320C6678；電源管理；時序控制

中圖分類號：TJ760；TN86 文獻標識碼：A 文章編號：1673-5048（2017）02-0077-04

0引言

TMS320C6678是TI公司推出的基于Keystone架構的多核DSP處理器，該處理器內(nèi)部集成了8個DSP內(nèi)核，單核主頻最高可達1.4 GHz，定點運算能力最高為44.8 GMAC，浮點運算能力最高可達22.4 GFLOPS，同時集成了豐富的高速外設接口以及Cache。其強大的性能使其在軍工、航天等方面有著廣泛的應用，尤其在面向多核并行計算方向扮演著重要的角色。

高性能不可避免地帶來高功耗，在滿負荷運行狀態(tài)下，處理器需要較大的工作電流，普通的電源管理芯片已經(jīng)不能滿足處理器的需要；同時，不同的運算負荷狀態(tài)下，處理器所需的工作電壓也不盡相同，因此根據(jù)運算負荷設計一種幅值可調(diào)的電源管理系統(tǒng)成為一種趨勢。本文設計采用了UCD9222與UCD7242電源管理芯片，芯片輸出的動態(tài)可調(diào)電壓可以滿足處理內(nèi)核對供電的需求。

1電源管理總體設計

TMS320C6678內(nèi)部各模塊由于其功能的不同，所需的電壓也不盡相同。根據(jù)各模塊的功能需求，TMS320C6678共需五路電源，分別為CVDD，CVDD1，DVDD18，DVDD15以及VREF。其中VREF通過DVDD15分壓產(chǎn)生，故本文將重點討論CVDD，CVDD1，DVDD18，DVDD15四路電源的設計。各路電源的功能如表1所示。

經(jīng)過綜合評估，設計采用12 V外部供電，整個電源管理系統(tǒng)如圖1所示。

對于處理器所需的兩路IO電源DVDD18與DVDD15，采用了LTM4620A來產(chǎn)生，輸出電壓值由LTM4620A反饋調(diào)節(jié)電阻RFB來配置。

對于TMS320C6678的兩路內(nèi)核電壓CVDD與CVDD1，采取了UCD9222+UCD7242的模式。UCD9222為PWM控制器，UCD7242受UCD9222的PWM所控，可以產(chǎn)生兩路最大電流為10 A的輸出電壓，符合設計需要。

1.1上電時序要求

為了能使TMS320C6678正常啟動，必須嚴格遵守其上電時序。處理器的上電分為兩個階段，分別為電源上電階段和復位階段。其中復位階段所需要的三個復位信號RESET，PORESET與FULLRE-SET的時序由可編程邏輯器件來產(chǎn)生，不在本文的討論范圍內(nèi)，因此不再贅述。

電源上電階段用來產(chǎn)生處理器所需四路電源的上電時序。TMS320C6678共有兩種上電模式，分別為內(nèi)核先于10上電和10先于內(nèi)核上電。其中內(nèi)核先于10上電的順序依次為CVDD，CVDD1，DVDD18，DVDD15；而IO先于內(nèi)核上電的順序依次為DVDD18，CVDD，CVDD1，DVDD15。本文設計采用了10先于內(nèi)核上電的模式，如圖2所示。

1.2SmartReflex電源管理

TMS320C6678由于器件的復雜性，其功耗也隨之增加。處理器的功耗主要由動態(tài)功耗和靜態(tài)功耗兩部分組成。處理器在內(nèi)部晶體管結構變小使其性能變高的同時，也帶來了較大的漏電電流，靜態(tài)功耗也隨之變大，因此靜態(tài)功耗主要取決于晶體管的結構以及工藝水平，對于用戶來說是沒辦法降低的。動態(tài)電流功耗取決于時鐘頻率的快慢，晶體管翻轉越快，動態(tài)功耗越大。

為了能在保證TMS320C6678性能的前提下同時降低處理器的靜態(tài)功耗和動態(tài)功耗，TI公司開發(fā)了SmartReflex技術。該技術能使TMS320C6678在運行過程中對其內(nèi)核電壓隨時調(diào)整，當運行頻率較高時，適當提高內(nèi)核工作電壓；當運行頻率較低時，降低內(nèi)核工作電壓。通過這種方式來降低處理器的功耗。

一般情況下，當工作頻率在1 000 MHz或1 250MHz時，CVDD的初始電壓為1.1 V。

2硬件電路設計

2.1處理器IO電源設計

處理器的兩路IO電源由LTM4620A來產(chǎn)生，而DDR3的參考電壓由TPS51200來產(chǎn)生。

單個LTM4620A器件能夠產(chǎn)生兩路電源輸出，每路輸出電源均可調(diào)節(jié)，調(diào)節(jié)方式為對VFB引腳外接對地下拉電阻進行配置，不同阻值的下拉電阻將產(chǎn)生不同的輸出電壓。具體計算公式為

式中：R_FB為VFB引腳的對地下拉電阻。

另外，LTM4620A的RUN引腳提供了對兩路輸出電源的開關控制，RUN為低則關斷，為高則開啟。因此通過可編程邏輯器件產(chǎn)生RUN信號，可以實現(xiàn)對兩路電源輸出的時序控制。相對應的電源上電完成后，便會輸出上電完成信號PGOOD，如圖3所示。

TPS51200是TI公司一種專門的DDR終端電壓調(diào)節(jié)器，因此DDR3的參考電壓VREF采用TPS51200來產(chǎn)生，輸入電壓為DDR3的IO電壓DVDD15。

2.2處理器內(nèi)核電源設計

處理器的兩路內(nèi)核電源CVDD與CVDD1通過UCD9222與UCD7242器件來共同產(chǎn)生。

UCD9222為數(shù)字PWM波形控制芯片，符合PMBus1.2標準，開關頻率最高可達2 MHz，可以同時控制兩路PWM輸出。UCD9222本身不提供電源轉化功能，只提供PWM控制波形。為了實現(xiàn)數(shù)字電源的電壓轉換，UCD9222必須外接電源轉換芯片。UCD7242為電源轉換芯片的一種，通過接收UCD9222發(fā)送的PWM控制信號來產(chǎn)生兩路輸出電壓。兩種電源芯片共同產(chǎn)生輸出電壓的連接關系如圖4所示。

由圖4可以看出，UCD9222與UCD7242之間有4對管腳相連，分別是DPWM，F(xiàn)LT，CS，EAP/EAN。其中FLT和CS分別為電壓監(jiān)控和電流監(jiān)控引腳，一旦電壓或者電流超過設定值，UCD9222便會通過DPWM輸出命令到UCD7242，對其電源進行關斷，起到保護電路的作用；如果電壓或者電流低于設定值，UCD9222將提高PWM的占空比，以便提供更大的功率，確保負載電壓不降低，保證系統(tǒng)正常工作。

處理器TMS320C6678通過4個VID端口向UCD9222進行運算量的反饋。當處理器運算量較小時，將會產(chǎn)生較小電壓所對應的VID值，并將此VID值發(fā)送給UCD9222來產(chǎn)生相對應的PWM，對UCD7242輸出電壓值進行控制；反之亦然。

與LTM4620A相同，UCD9222同樣提供了各路電源的使能信號EN和上電完成信號PGOOD，用來實現(xiàn)對各路電源進行時序控制。

3軟件設計

UCD9222在正式使用之前，需要對控制參數(shù)進行編程固化。編程固化的方式有兩種，一種編程方式較為復雜，是將控制參數(shù)借助外部可編程邏輯器件寫入到UCD9222中；另一種是借助Fusion DigitalPower Designer軟件通過PMBus總線將參數(shù)寫入到UCD9222中。

Fusion Digital Power Designer是TI公司專門為UCD92xx系列芯片開發(fā)的控制軟件，通過軟件可以方便地對UCD9222芯片進行配置以及對各路輸出電源進行監(jiān)控。該軟件通過PMBus協(xié)議與UCD9222進行通信，所使用的工具為USB-To-GPIO燒寫工具。

在本文設計中，軟件對UCD9222的兩路電源軌道（power rail）進行了配置，其中Rail#1為CVDD，Rail#2為CVDD1，如圖5所示。兩路電源軌道的峰值均設置為1v，但是Rail#2比Rail#1延時0.5 ms上電。在該軟件中，電源的峰值、延時時間以及擺動范圍都是可以配置的。系統(tǒng)上電后，軟件對Rail#2電源的監(jiān)控過程如圖6所示。

4仿真結果

完成對TMS320C6678的10電源與內(nèi)核電源設計以及系統(tǒng)上電后，本文設計的系統(tǒng)仿真結果見圖7。四路電源從上往下依次為DVDD18，CVDD，CVDD1以及DVDD15。其中，DVDD18與CVDD時間間隔為21.4 ms，CVDD與CVDD1時間間隔為5 ms，CVDD1與DVDD15時間間隔為46.4 ms。通過仿真結果可以看出，本文設計的系統(tǒng)完全符合TMS320C6678對上電時序的要求。

5結論

針對TMS320C6678多核處理器提供了一種電源管理系統(tǒng)的設計方法，仿真驗證表明，所設計的電源管理系統(tǒng)工作穩(wěn)定、可靠性高。同時，該設計具備良好的通用性，可以移植到其他基于TMS320C66xx系列芯片的平臺中。