應(yīng)時(shí)彥, 孔偉名, 肖林榮, 王倫耀

(1.浙江工業(yè)大學(xué) 信息工程學(xué)院， 浙江 杭州 310023; 2.嘉興學(xué)院 電子信息工程系， 浙江 嘉興 314001；3.寧波大學(xué) 信息科學(xué)與工程學(xué)院，浙江 寧波 315211)

基于互補(bǔ)型SET的通用閾值邏輯門設(shè)計(jì)

應(yīng)時(shí)彥1, 孔偉名1, 肖林榮2*, 王倫耀3

(1.浙江工業(yè)大學(xué) 信息工程學(xué)院， 浙江 杭州 310023; 2.嘉興學(xué)院 電子信息工程系， 浙江 嘉興 314001；3.寧波大學(xué) 信息科學(xué)與工程學(xué)院，浙江 寧波 315211)

與MOS管相比,單電子晶體管(SET) 具有超低功耗、超高集成度等優(yōu)點(diǎn),被認(rèn)為是可能取代MOS管的新一代量子器件的主要競(jìng)爭(zhēng)者.在簡(jiǎn)要介紹SET特性及通用閾值邏輯門(UTLG)的基礎(chǔ)上,沿用CMOS邏輯電路的設(shè)計(jì)思想,提出了功能強(qiáng)大的基于互補(bǔ)型SET的三變量UTLG實(shí)現(xiàn)方案.利用一個(gè)UTLG輔之少量門電路就可實(shí)現(xiàn)全部256個(gè)三變量邏輯函數(shù).通過(guò)實(shí)例說(shuō)明了利用查表設(shè)計(jì)進(jìn)行UTLG綜合的過(guò)程.對(duì)所設(shè)計(jì)的SET電路進(jìn)行了Pspice仿真,結(jié)果表明，基于SET的UTLG以及用UTLG實(shí)現(xiàn)的全比較器均具有正確的邏輯功能.

單電子晶體管；通用閾值邏輯門；SET電路；電路設(shè)計(jì)

半導(dǎo)體集成電路技術(shù)不斷突破工藝瓶頸向高集成度、高速度、低功耗方向發(fā)展.但隨著特征尺寸的不斷縮減,作為主流CMOS技術(shù)中的MOSFET器件尺寸將達(dá)到其物理極限,且量子效應(yīng)的顯現(xiàn)可能導(dǎo)致器件失效.因此,科研工作者一方面通過(guò)創(chuàng)新半導(dǎo)體制造工藝使CMOS技術(shù)得以延續(xù)；另一方面也提出了各種可能取代MOSFET的新型電子器件,諸如單電子晶體管(single-electron transistor, SET)、共振隧穿二極管(resonant tunneling diode, RTD)、量子細(xì)胞自動(dòng)機(jī)(quantum-dot cellular automata, QCA)等[1-3].其中,SET工作時(shí)僅需一個(gè)或幾個(gè)電子,具有極低的功耗.而且該器件目前與CMOS工藝結(jié)合最為緊密,被認(rèn)為是制造新一代超低功耗、超高密度集成電路最具競(jìng)爭(zhēng)力的新型納米電子器件之一.因此,SET在數(shù)字邏輯電路方面的應(yīng)用受到了廣泛關(guān)注[1,4-6].

閾值邏輯最初作為人工神經(jīng)網(wǎng)絡(luò)的基本單元——神經(jīng)元而提出.閾值邏輯門因具有獨(dú)特的優(yōu)點(diǎn)而被廣泛應(yīng)用于神經(jīng)網(wǎng)絡(luò)、圖形處理等領(lǐng)域.在邏輯函數(shù)分類和邏輯綜合方面也有其獨(dú)特的應(yīng)用：一個(gè)閾值邏輯門可實(shí)現(xiàn)任意的線性可分離邏輯函數(shù)；用多個(gè)閾值邏輯門則可實(shí)現(xiàn)任意邏輯函數(shù).但要實(shí)現(xiàn)不同的閾值函數(shù)(所有三變量邏輯函數(shù)中共有104個(gè)閾值函數(shù))需設(shè)計(jì)大量不同結(jié)構(gòu)的閾值邏輯門,這勢(shì)必限制了閾值邏輯門在邏輯綜合中的推廣應(yīng)用.相對(duì)而言,通用閾值邏輯門(universal threshold logic gate, UTLG)的功能則更為強(qiáng)大.尤其是三變量UTLG適合作為大規(guī)模集成電路的單元電路,而且用一個(gè)三變量UTLG以及少量的傳統(tǒng)邏輯門可以實(shí)現(xiàn)任意三變量邏輯函數(shù)[7-10].文獻(xiàn)[8-10] 分別提出了閾值邏輯門硬件電路的CMOS、RTD、QCA實(shí)現(xiàn)方案.本文提出基于SET的三變量UTLG實(shí)現(xiàn)方案及其應(yīng)用,為完善SET單元電路庫(kù)并拓展其應(yīng)用奠定基礎(chǔ).

1 基礎(chǔ)知識(shí)

1.1 SET的特性及互補(bǔ)型SET邏輯門

典型的SET是由1個(gè)量子點(diǎn)(庫(kù)侖島)、2個(gè)串聯(lián)的隧道結(jié)構(gòu)組成的三端器件，圖1(a)虛線框內(nèi)為SET的電路符號(hào)(橢圓代表庫(kù)侖島，帶橫線的矩形框表示隧道結(jié)).其中參數(shù)Cg為柵極g的耦合電容；與源極s相連的隧道結(jié)的電特性用隧穿電阻R1和隧穿電容C1表征；類似地，R2、C2分別代表與漏極d相連的隧道結(jié)的隧穿電阻和隧穿電容.值得注意的是：盡管管腳名稱與MOS管相同，但其工作機(jī)理卻截然不同，SET是基于庫(kù)侖阻塞、單電子隧穿等量子現(xiàn)象的.當(dāng)漏源極外加合適的電壓Vds時(shí),施加在柵極上的電壓Vg通過(guò)耦合電容Cg向量子點(diǎn)感生電荷并操縱單個(gè)電子經(jīng)由器件內(nèi)的隧道結(jié)—量子點(diǎn)—隧道結(jié)輸運(yùn),從而形成漏源電流Ids.利用圖1(a)可測(cè)試SET端口的電特性.圖1(b)所示的庫(kù)侖振蕩現(xiàn)象是SET特有的性質(zhì)之一，即固定偏壓Vds、SET的Ids將隨偏壓Vg的變化周期性振蕩.利用SET的通斷特性可設(shè)計(jì)構(gòu)造各種功能的SET邏輯電路,如全加器、觸發(fā)器等[1,5-6].相移特性是SET的另一重要特性,即庫(kù)侖振蕩特性曲線隨背景電荷Q0的變化沿橫軸Vg方向發(fā)生橫向移動(dòng).當(dāng)Q0>0時(shí)曲線左移,Q0<0時(shí),則曲線右移.若Q0取值恰當(dāng),可使2個(gè)SET的庫(kù)侖振蕩曲線相位差180°,從而使它們工作在互補(bǔ)的通斷狀態(tài).比照CMOS相關(guān)概念,相應(yīng)的SET分別稱為NSET和PSET.

圖1 SET特性測(cè)試電路及庫(kù)侖振蕩Fig.1 SET characteristic test circuit and Coulomb blockade oscillations

利用NSET和PSET,基于SET邏輯電路設(shè)計(jì)可方便地沿用CMOS邏輯電路的設(shè)計(jì)思想.類似地,互補(bǔ)型SET邏輯門可由2個(gè)網(wǎng)絡(luò)組成,即由PSET構(gòu)成的上拉網(wǎng)絡(luò)和由NSET構(gòu)成的下拉網(wǎng)絡(luò)(如圖2(a)所示).在構(gòu)造SET基本邏輯門(如非門、與非門、或非門等)時(shí),對(duì)下拉網(wǎng)絡(luò)中的NSET而言是“串與并或”,而對(duì)于上拉網(wǎng)絡(luò)中的PSET則為“并與串或”.圖2(b)為互補(bǔ)型SET非門電路；圖2(c)為互補(bǔ)型SET二輸入與非門電路,其上拉網(wǎng)絡(luò)中是2個(gè)并聯(lián)PSET，而下拉網(wǎng)絡(luò)中是2個(gè)串聯(lián)NSET.圖2中SET符號(hào)與圖1中的區(qū)別在于代表庫(kù)侖島的橢圓中填充了黑色(代表Q0不為0),而NSET和PSET的區(qū)別在于PSET矩形框的一半被填充了黑色.文中對(duì)SET仿真時(shí)采用Lientschnig的SET-SPICE模型,PSET和NSET的參數(shù)設(shè)置除背景電荷外分別為Q0=+0.15 e/-0.15 e外,其余參數(shù)取值相同：C1=C2=1 aF,Cg=2 aF,C0=0,R1=R2=105Ω,仿真溫度T=4.2 K[11].

圖2 互補(bǔ)型SET邏輯門及SET基本邏輯門結(jié)構(gòu)圖Fig.2 Representation of complementary SET logic gate and basic SET gates

1.2 閾值邏輯及通用閾值邏輯門

傳統(tǒng)的邏輯電路設(shè)計(jì)均基于與或非邏輯，對(duì)于線性可分離的邏輯函數(shù)而言,也可表示為閾值函數(shù).n變量閾值邏輯函數(shù)f(x1～xn) =〈w1·x1+w2·x2+···+wn·xn〉t的定義為

(1)

式(1)中wi、t分別稱為權(quán)、閾值,輸入變量xi∈{0,1}.須注意的是，式(1)中的·和+分別表示算術(shù)運(yùn)算的乘法及求和,而不是邏輯代數(shù)中的或運(yùn)算及與運(yùn)算.實(shí)現(xiàn)式(1)運(yùn)算的邏輯門稱為閾值邏輯門(見圖3), 在神經(jīng)網(wǎng)絡(luò)中又稱為感知器神經(jīng)元.

圖3 閾值邏輯門Fig.3 Symbol of threshold logic gate

2 通用閾值邏輯門的SET電路實(shí)現(xiàn)及其綜合

2.1 三變量SET通用閾值邏輯門的電路實(shí)現(xiàn)

根據(jù)閾值邏輯函數(shù)的定義，直接利用SET加法器及乘法器電路實(shí)現(xiàn)通用閾值邏輯門的電路結(jié)構(gòu)十分復(fù)雜.由式(1)及三變量UTLG的定義可列出其真值表,化簡(jiǎn)得其函數(shù)表達(dá)式為f=x1·x2+x1·x3+x1·x4+x2·x3+x2·x4+

(2)

式(2)中的+和·是傳統(tǒng)邏輯代數(shù)中的或運(yùn)算及與運(yùn)算.圖4(a)給出了帶反相輸出的三變量UTLG的符號(hào),圖4(b)是實(shí)現(xiàn)該UTLG的門級(jí)邏輯設(shè)計(jì),即可由6個(gè)二輸入SET與非門、1個(gè)六輸入SET與非門構(gòu)成(f的反相輸出可再經(jīng)一個(gè)非門得到).限于篇幅,文中不再給出具體的SET電路.

圖4 帶反相輸出的三變量UTLG符號(hào)及邏輯設(shè)計(jì)Fig.4 Symbol and its logic design of three-variable UTLG with a complementary output

利用Pspice對(duì)三變量UTLG的SET電路進(jìn)行仿真，可得如圖5所示的輸入輸出波形(信號(hào)的高低電平分別為30和0 mV),反映所設(shè)計(jì)的SET UTLG邏輯功能正確.

圖5 基于SET的UTLG的仿真波形Fig.5 Simulation waveforms of UTLG based on SET

2.2 基于SET通用閾值邏輯門的邏輯綜合

利用UTLG進(jìn)行邏輯綜合有多種方法：如直接按定義的綜合、譜技術(shù)綜合等.但對(duì)于三變量邏輯函數(shù),最簡(jiǎn)便且便于用計(jì)算機(jī)編程實(shí)現(xiàn)的是查表設(shè)計(jì)法[7].由文獻(xiàn)[7],用SET的UTLG實(shí)現(xiàn)任意三變量邏輯函數(shù)的步驟如下：

(1)由給定的邏輯函數(shù)寫出對(duì)應(yīng)的8進(jìn)制代碼,查文獻(xiàn)[7]之P分類表得到其P分類代碼.

(2)按P分類代碼中的數(shù)字查文獻(xiàn)[7]之P分類代表函數(shù)接線表，得對(duì)應(yīng)的接線方案.

(3)按P分類代碼中的英文字母查文獻(xiàn)[7]之接線順序表,確定最終輸入、輸出端接法.

設(shè)計(jì)實(shí)例證明了此綜合方法的有效性.限于篇幅,僅舉一例說(shuō)明.

圖6 基于UTLG的全比較器邏輯設(shè)計(jì)Fig.6 Logic structure of full comparator based on UTLG

用Pspice 對(duì)圖6相應(yīng)的SET電路進(jìn)行模擬,所得波形如圖7所示.仿真結(jié)果反映了所設(shè)計(jì)的全比較器邏輯功能完全正確.

圖7 基于SET的UTLG全比較器電路仿真波形Fig. 7 Simulation waveforms of SET based UTLG full comparator

3 結(jié) 語(yǔ)

SET作為一種新型量子器件，將來(lái)可能取代MOSFET.基于SET獨(dú)特的優(yōu)點(diǎn)以及具有類似互補(bǔ)MOSFET的NSET和PSET結(jié)構(gòu),沿用CMOS邏輯電路的設(shè)計(jì)思想,提出用互補(bǔ)型SET邏輯門實(shí)現(xiàn)雙輸出UTLG.該邏輯門功能強(qiáng)大,利用一個(gè)UTLG及少量的門電路就可實(shí)現(xiàn)全部256個(gè)三變量邏輯函數(shù).通過(guò)實(shí)例說(shuō)明了利用查表設(shè)計(jì)法進(jìn)行UTLG綜合的過(guò)程.用Pspice 對(duì)所設(shè)計(jì)SET的UTLG以及基于該UTLG的全比較器電路進(jìn)行模擬仿真,驗(yàn)證了該設(shè)計(jì)的正確性.如前所述,UTLG亦可作為感知器神經(jīng)元,但其在神經(jīng)網(wǎng)絡(luò)等領(lǐng)域中的應(yīng)用尚待進(jìn)一步研究.

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Design of universal threshold logic gate based on complementary SET.

YING Shiyan1, KONG Weiming1, XIAO Linrong2, WANG Lunyao3

(1.CollegeofInformationEngineering,ZhejiangUniversityofTechnology,Hangzhou310023,China;2.DepartmentofElectronicInformationEngineering,JiaxingUniversity,Jiaxing314001,ZhejiangProvince,China; 3.FacultyofInformationScienceandEngineering,NingboUniversity,Ningbo315211,ZhejiangProvince,China)

Compared with MOSFET, single electron transistor (SET) has the advantages of ultra-low power consumption and ultra-high integration level, which make it the major candidate for the next generation nano quantum devices. Based on the introduction of SET characteristics and concepts of CMOS logic circuits, a three-variable complementary SET universal threshold logic gate(UTLG)is proposed. All of 256 three-variable logic functions can be realized with a UTLG and only a few logic gates. A full comparator, as an example, is also presented to demonstrate the tabular design procedure of three-variable logic function using a UTLG. The proposed UTLG and SET full comparator are simulated with Pspice and their logic functions are confirmed.

single-electron transistor; universal threshold logic gates; SET circuits ; circuit design

2016-02-03.

國(guó)家自然科學(xué)基金資助項(xiàng)目(62471211)；浙江省自然科學(xué)基金資助項(xiàng)目(Y1110808).

應(yīng)時(shí)彥(1964-),ORCID:http://orcid.org/0000-0002-1892-3810， 男,博士，教授,主要從事電子信息技術(shù)及計(jì)算機(jī)應(yīng)用研究，E-mail:ysy@zjut.edu.cn.

*通信作者，ORCID:http://orcid.org/0000-0002-0589-3966，E-mail：xiaolr@126.com.

10.3785/j.issn.1008-9497.2017.04.007

TP 331

A

1008-9497(2017)04-424-05

Journal of Zhejiang University(Science Edition), 2017,44(4):424-428