馬孝江　楊寶平

摘 要：文章將介紹一種基于CNC齒輪測(cè)量中心測(cè)控系統(tǒng)的三維掃描式測(cè)頭的數(shù)據(jù)采集卡。通過硬件描述語言Verilog，在控制核心

FPGA上實(shí)現(xiàn)了采集卡的模數(shù)轉(zhuǎn)換控制，測(cè)頭狀態(tài)與數(shù)據(jù)讀取、數(shù)字濾波、同步鎖存和總線指令譯碼等功能，并通過了邏輯分析儀驗(yàn)證和上位機(jī)診斷程序的診斷。該數(shù)據(jù)采集卡符合其應(yīng)用要求。

關(guān)鍵詞：三維掃描測(cè)頭；數(shù)據(jù)采集卡；FPGA；Verilog

中圖分類號(hào)：TG86 文獻(xiàn)標(biāo)志碼：A 文章編號(hào)：2095-2945（2017）25-0048-02

引言

CNC齒輪測(cè)量中心要對(duì)高精度、工作曲面復(fù)雜的齒輪進(jìn)行測(cè)量，測(cè)頭的數(shù)據(jù)采集卡是整個(gè)測(cè)控系統(tǒng)的核心部分，是計(jì)算機(jī)和被控對(duì)象之間的數(shù)據(jù)傳遞重要橋梁、也是被控對(duì)象信息處理的重要環(huán)節(jié)。所有邏輯部分由FPGA實(shí)現(xiàn)，它具有高集成度，高抗干擾力和低功耗等特點(diǎn)，此外還具有高度靈活性、可集成外圍電路。

1 總體方案

本設(shè)計(jì)方案是基于FPGA的三路數(shù)據(jù)采集卡，它主要由掃描式三維測(cè)頭傳感器，測(cè)頭信號(hào)調(diào)理電路，三路模數(shù)轉(zhuǎn)換器構(gòu)成的轉(zhuǎn)換電路，F(xiàn)PGA邏輯控制模塊，數(shù)據(jù)總線接口模塊以及運(yùn)動(dòng)控制反饋通道組成。其工作原理：測(cè)頭傳感器產(chǎn)生電壓信號(hào)，傳輸給三路信號(hào)調(diào)理電路，經(jīng)過信號(hào)濾波，調(diào)理放大得所需要的模擬信號(hào)范圍將所達(dá)要求的模擬信號(hào)送往高精度的模數(shù)轉(zhuǎn)換電路中，依據(jù)其AD的時(shí)序要求，由FPGA來控制A/D轉(zhuǎn)換器進(jìn)行模數(shù)轉(zhuǎn)換，并控制數(shù)據(jù)的有序傳輸。此外，另一功能，運(yùn)動(dòng)控制卡反饋通道是由信號(hào)調(diào)理電路處理后的信號(hào)通過極性轉(zhuǎn)換及電壓幅值變換電路傳送給運(yùn)動(dòng)控制卡用于閉環(huán)控制或隨動(dòng)控制。

從系統(tǒng)操作來看，上位機(jī)發(fā)出的不同指令通過FPGA進(jìn)行相應(yīng)的動(dòng)作來判斷數(shù)據(jù)是否轉(zhuǎn)換完畢，控制數(shù)據(jù)的同步鎖存，依據(jù)時(shí)序讀取數(shù)據(jù)標(biāo)志狀態(tài)寄存器數(shù)值和三路采集的數(shù)據(jù)。

2 采集系統(tǒng)硬件設(shè)計(jì)

設(shè)計(jì)中使用的測(cè)頭傳感器屬于LVDT電感式傳感器，根據(jù)要求將其放大到-10V～+10V范圍。設(shè)計(jì)采用ADI公司的精密儀表放大器AD8429來設(shè)計(jì)信號(hào)調(diào)理電路；使用的測(cè)頭傳感器屬于LVDT電感式傳感器，根據(jù)要求將其放大到-10V～+10V范圍。設(shè)計(jì)采用ADI公司的精密儀表放大器AD8429來設(shè)計(jì)信號(hào)調(diào)理電路；使用A/D的是美國ADI公司的AD977的一款典型的轉(zhuǎn)換精度高，功耗低的16位逐次逼近型轉(zhuǎn)換器，它有以下特性：最高采樣速率100KSPS；單電源5V供電；內(nèi)部2.5V參考電源可選AD轉(zhuǎn)換電路單元設(shè)計(jì)為以R1IN為信號(hào)輸入端，輸入電壓為單端雙極性，電壓范圍為-10V～+10V。設(shè)計(jì)中選用TI公司的具有可配置電壓轉(zhuǎn)換和三態(tài)輸出的2位雙電源總線收發(fā)器SN74LVC2T45來解決接口電平匹配。總線接口電路設(shè)計(jì)，本設(shè)計(jì)中使用的是CAMAC總線接口，總線接口的邏輯電平是標(biāo)準(zhǔn)負(fù)邏輯，這種邏輯標(biāo)準(zhǔn)具有很強(qiáng)的抗干擾能力、譯碼結(jié)構(gòu)簡(jiǎn)單的特征，成為一種獨(dú)特的邏輯標(biāo)準(zhǔn)，在CNC測(cè)量中心中得到廣泛的運(yùn)用。

3 采集卡硬件描述語言的設(shè)計(jì)與實(shí)現(xiàn)

3.1 系統(tǒng)總體邏輯設(shè)計(jì)

所有的邏輯功能都在FPGA內(nèi)部實(shí)現(xiàn)。FPGA通過SPI接口控制三路AD977的數(shù)據(jù)連續(xù)轉(zhuǎn)換和數(shù)據(jù)的傳輸，然后將16位的串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)，經(jīng)數(shù)字濾波處理后傳輸給存儲(chǔ)模塊，同時(shí)狀態(tài)信息模塊中與轉(zhuǎn)換相關(guān)的各個(gè)狀態(tài)標(biāo)志數(shù)據(jù)也將傳輸給數(shù)據(jù)存儲(chǔ)模塊，等待鎖存指令對(duì)其三路AD轉(zhuǎn)換數(shù)據(jù)和狀態(tài)信息共四路有效數(shù)據(jù)進(jìn)行存儲(chǔ)；當(dāng)上位機(jī)通過CAMAC機(jī)箱發(fā)送鎖存指令時(shí)，系統(tǒng)將檢測(cè)到鎖存有效標(biāo)志來鎖存信號(hào)，實(shí)時(shí)鎖存相應(yīng)的有效數(shù)據(jù)，并傳輸給讀數(shù)據(jù)選通模塊，同時(shí)通過超量程指示燈反應(yīng)三路數(shù)據(jù)是否超程；之后，當(dāng)上位機(jī)依次發(fā)送讀狀態(tài)數(shù)據(jù)指令和三路采集數(shù)據(jù)指令時(shí)，讀數(shù)據(jù)選通模塊依次讀取相應(yīng)數(shù)據(jù)并分時(shí)傳送給上位機(jī)以作后續(xù)處理，系統(tǒng)總體的主要邏輯功能框圖。整個(gè)系統(tǒng)邏輯功能的實(shí)現(xiàn)都是用Verilog HDL硬件描述語言進(jìn)行描述，硬件程序的設(shè)計(jì)主要采用自頂向下的設(shè)計(jì)思想。

3.2 三路采樣數(shù)據(jù)轉(zhuǎn)換控制模塊

數(shù)據(jù)轉(zhuǎn)換模塊主要是來實(shí)現(xiàn)AD977的數(shù)據(jù)轉(zhuǎn)換和以SPI為接口對(duì)16位串行數(shù)據(jù)的讀取并傳輸給FPGA。

（1）時(shí)序分析，實(shí)現(xiàn)對(duì)AD977的轉(zhuǎn)換控制和數(shù)據(jù)讀取主要依據(jù)是其工作的時(shí)序原理。從圖中可知，當(dāng)CS為低電平時(shí)，R/C跳變?yōu)榈碗娖?，AD977輸入信號(hào)，并啟動(dòng)模數(shù)轉(zhuǎn)換。

（2）轉(zhuǎn)換控制邏輯的編寫，模塊的編寫主要分AD的轉(zhuǎn)換控制和SPI接口控制數(shù)據(jù)讀取并串并轉(zhuǎn)換兩個(gè)部分，根據(jù)其RTL圖，U1模塊功能：自發(fā)產(chǎn)生所需要的R/C（即rc_n），啟動(dòng)AD轉(zhuǎn)換，當(dāng)接收到外部的AD977的BUSY（即busy_n）由低變高時(shí)，通過使能標(biāo)志En_start啟動(dòng)U2中SPI_clk產(chǎn)生17個(gè)時(shí)鐘脈沖來接收AD977中已經(jīng)轉(zhuǎn)換好的數(shù)據(jù)，當(dāng)最后一位數(shù)據(jù)（LSB）接收完后，結(jié)束標(biāo)志SPI_rx_rdy由低電平拉高，同時(shí)U1中ad_con由低變高重新啟動(dòng)AD下一次轉(zhuǎn)換。此外U1在每次接收完數(shù)據(jù)后產(chǎn)生一個(gè)高電平結(jié)束標(biāo)志fg_end來提示數(shù)據(jù)可進(jìn)行下部的存儲(chǔ)。U2模塊功能：此模塊主要完成向AD讀取數(shù)據(jù)的SPI接口和16位串行數(shù)據(jù)到并行數(shù)據(jù)的轉(zhuǎn)換。

（3）數(shù)據(jù)濾波模塊，使用“冒泡法”排序，將最大值和最小值去掉然后其余值求平均值，這樣可以將所采集數(shù)據(jù)中變化大的值濾除，達(dá)到輸出數(shù)據(jù)平滑，差異小。

AD977_no_sync連續(xù)轉(zhuǎn)換，每次轉(zhuǎn)換完畢延時(shí)兩個(gè)時(shí)鐘后，flage_end發(fā)送一個(gè)高脈沖，當(dāng)filter模塊中的fclk檢測(cè)到flage_end的上升沿時(shí)將每次轉(zhuǎn)換的數(shù)值存儲(chǔ)在寄存器中，依次連續(xù)4次，當(dāng)最后一個(gè)數(shù)據(jù)存儲(chǔ)完畢，將產(chǎn)生高電平的flage_end信號(hào)，同時(shí)ave輸出濾波后的結(jié)果。

（4）其他模塊編寫，設(shè)計(jì)中，除了以上兩個(gè)模塊還有hand_lage和decAD_data，這兩個(gè)模塊主要是對(duì)AD采集的數(shù)據(jù)進(jìn)行存儲(chǔ)及其他相應(yīng)的處理，以便有序的被上位機(jī)讀取。endprint

a.hand_lage模塊功能：此模塊主要實(shí)現(xiàn)兩個(gè)目的，有效鎖存指令Q1響應(yīng)信號(hào)的產(chǎn)生和數(shù)據(jù)的鎖存及狀態(tài)寄存器的設(shè)置。鎖存指令響應(yīng)主要是應(yīng)用狀態(tài)機(jī)來描述，當(dāng)上位機(jī)發(fā)送CAMAC指令NA0F28后，狀態(tài)將從lock轉(zhuǎn)移到lock_data，在此狀態(tài)下將等待AD轉(zhuǎn)換結(jié)束標(biāo)志flage_end有效。

b.decAD_data模塊功能：此模塊實(shí)現(xiàn)了數(shù)據(jù)讀取的選通，由于數(shù)據(jù)的讀取時(shí)按照一定的順序來進(jìn)行，而每次讀取16位數(shù)據(jù)，三路數(shù)據(jù)和狀態(tài)值逐次通過了相應(yīng)的CAMAC指令進(jìn)行了選通，且當(dāng)RD為低電平時(shí)數(shù)據(jù)被讀取。

4 采集卡聯(lián)機(jī)調(diào)試與分析

CNC齒輪測(cè)量中心調(diào)試平臺(tái)主要由CAMAC機(jī)箱、模擬光柵發(fā)生裝置、手動(dòng)控制箱以及上位機(jī)組成。對(duì)設(shè)計(jì)好的采集卡進(jìn)行初調(diào)后將在調(diào)試平臺(tái)上對(duì)其基本邏輯功能進(jìn)行測(cè)試，通過了一下測(cè)試內(nèi)容：

（1）CAMAC總線各譯碼指令功能的測(cè)試；

（2）采集卡數(shù)據(jù)是否能正常被上位機(jī)讀??；

（3）上位機(jī)站號(hào)及指令信息指示等是否正常。

通過FPGA的JTAG接口使用QuartusII中的邏輯分析儀（SignalTap）抓取AD卡運(yùn)行時(shí)各指令與狀態(tài)信號(hào)電平變化來觀察其連續(xù)采集工作時(shí)序，抓取的狀態(tài)信號(hào)和數(shù)據(jù)轉(zhuǎn)換波形的結(jié)果與仿真中AD轉(zhuǎn)換、NAF指令譯碼功能、三路實(shí)時(shí)性數(shù)據(jù)通道選通讀取以及反饋給上位機(jī)的狀態(tài)信息等相比較，所要實(shí)現(xiàn)的邏輯功能與實(shí)際使用相符合。因此，控制程序的設(shè)計(jì)以及所要實(shí)現(xiàn)的功能符合最初設(shè)想，如圖2為抓取的信號(hào)波形圖。

本AD采集卡通過了以下功能和指標(biāo)進(jìn)行測(cè)試：開關(guān)量測(cè)試，測(cè)頭懸空量測(cè)試及校準(zhǔn)，測(cè)頭數(shù)據(jù)比例放大系數(shù)校準(zhǔn)，系統(tǒng)元件噪聲測(cè)試。

5 結(jié)束語

本采集卡的硬件設(shè)計(jì)方式順應(yīng)了現(xiàn)階段數(shù)據(jù)采集領(lǐng)域的發(fā)展趨勢(shì)，采用以FPGA為控制核心的結(jié)構(gòu)，在采樣速度，數(shù)據(jù)精度上得到了保證，而且具有特有的運(yùn)動(dòng)反饋電路，更具有了靈活性和實(shí)用性。

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