葉 峰，沈逸磊，薛 盼，張宏廣，洪志良

(復旦大學 專用集成電路與系統(tǒng)國家重點實驗室，上海 201203)

一種全數(shù)字正交發(fā)射機中數(shù)字前端電路的設計

葉 峰，沈逸磊，薛 盼，張宏廣，洪志良

(復旦大學 專用集成電路與系統(tǒng)國家重點實驗室，上海 201203)

本文設計了一種應用于全數(shù)字正交發(fā)射機的數(shù)字前端電路(DFE)．DFE主要由I/Q 2路插值倍數(shù)為24的高速升采樣數(shù)字濾波器構(gòu)成，將基帶帶寬為20MHz的信號從100MHz升采樣至2.4GHz，同時能夠有效濾除鏡像信號．其中第1級濾波器采用轉(zhuǎn)置結(jié)構(gòu)實現(xiàn)，并通過對過渡帶的優(yōu)化而將濾波器階數(shù)從41降低至18．后3級半帶濾波器則通過結(jié)構(gòu)的變換，巧妙地將插值與濾波器過程結(jié)合起來，降低了部分單元的工作頻率，優(yōu)化了功耗；另外，在高頻部分，為了滿足時序要求，對關鍵路徑進行流水線處理，并使用低閾值管提高工作頻率．此外，在DFE中還增加了低功耗的串行外設接口(SPI)可配置的預失真查找表，從而實現(xiàn)數(shù)字預失真(DPD)的功能，并通過對稱性將查找表存儲量優(yōu)化17×17．DFE的總體版圖面積為0.34mm2，包括時鐘分頻模塊在內(nèi)的總功耗估算為34.8mW，其中數(shù)字預失真表部分的功耗為3.5mW．仿真結(jié)果表明，本文帶有預失真查找表的DFE能夠?qū)l(fā)射機的誤差矢量幅度(EVM)從31.6%降低至3.26%．

數(shù)字前端； 插值濾波器； 數(shù)字預失真； 誤差矢量幅度

隨著經(jīng)濟社會的快速發(fā)展，信息化腳步的加快，無線通信技術(shù)已經(jīng)開始廣泛地應用于人們生產(chǎn)生活的各個方面．而作為通信系統(tǒng)的關鍵模塊，發(fā)射機則面臨更高的設計要求．CMOS工藝的發(fā)展為數(shù)字電路帶來了更多優(yōu)勢，與傳統(tǒng)的模擬發(fā)射機相比，數(shù)字發(fā)射機可以充分發(fā)揮數(shù)字電路按比例縮小的優(yōu)點，減少芯片面積和功耗．而且采用數(shù)字電路容易集成復雜的算法，以替代復雜的模擬元件，并且具有更好的靈活性[1-3]，同時可以降低發(fā)射機對工藝的敏感度．因而全數(shù)字的發(fā)射機架構(gòu)在近幾年的研究中成為一大熱點．

隨著發(fā)射機的數(shù)字化，發(fā)射機中數(shù)字前端部分集成的功能在不斷增加，設計難度也在不斷增大．由于發(fā)射機的載波頻率一般都在GHz級別，這意味著數(shù)字前端電路(Digital-Front-End, DFE)的工作頻率也可能達到GHz級．另外隨著頻分復用等更高效的發(fā)射機帶寬調(diào)制技術(shù)的發(fā)展，數(shù)字前端電路對帶外噪聲(Out-of-Band-Noise)的要求也越來越高[4]．對于非線性全數(shù)字發(fā)射機而言，數(shù)字前端在實現(xiàn)所需的性能要求之外，還要求能夠盡量節(jié)省面積，便于片上集成，并盡量降低功耗[5-6]．

同時，開關功放(Digital Power Amplifier, DPA)同線性功放一樣存在非線性效應[4]．過去的功放線性化技術(shù)主要包括功率回退、包絡消除與恢復技術(shù)、非線性器件線性化(Linear Amplication using Non-Linear Components, LINC)技術(shù)、以及預失真技術(shù)．其中預失真技術(shù)更適合通過數(shù)字方法實現(xiàn)，根據(jù)其工作頻率的不同，又可以分為基帶數(shù)字預失真(Digital Pre-distortion, DPD)、中頻數(shù)字預失真以及射頻數(shù)字預失真．在這3種實現(xiàn)方式中，由于基帶數(shù)字預失真技術(shù)具有較低的復雜度和設計成本，并且能夠取得較好的線性化結(jié)果，因而具有最高的性價比．另外，以往對數(shù)字預失真技術(shù)的研究常將預失真功能放在片外處理[7-8]，或者將AM-AM和AM-PM失真獨立處理[9]，而對非線性進行二維處理且片上集成的研究不多．另外，預失真查找表(Look-Up-Table, LUT)的大小和功耗也是一個需要考慮的重點，例如文獻[9]雖然進行了片上集成，但是其多達32×32項的查找表及其功耗依然值得優(yōu)化．

針對寬帶全數(shù)字正交發(fā)射機中數(shù)字前端電路越來越高的工作頻率和帶寬要求的問題，本文設計了一種寬帶，高速，且能夠使用數(shù)字流程實現(xiàn)的插值濾波器．另外，針對數(shù)字發(fā)射機的非線性問題，本文在數(shù)字前端電路中設計了一種便于片上集成的低功耗數(shù)字預失真器．

1 數(shù)字預失真器

圖1所示為數(shù)字正交發(fā)射機的系統(tǒng)框圖，其中數(shù)字前端電路包含數(shù)字預失真器(Digital Pre-distorter)以及插值濾波器(Interpoaltion Filter)2部分，本節(jié)先介紹數(shù)字預失真器的設計，第2節(jié)則重點介紹高速插值濾波器的設計．

預失真技術(shù)的本質(zhì)其實就是在功率放大器的前面增加一個具有和功放非線性特性互逆的非線性單元，將功放的非線性與預失真器的非線性的逆函數(shù)互補，最終達到發(fā)射機輸入輸出線性化的技術(shù)，其原理如圖2所示．

圖1 數(shù)字正交發(fā)射機系統(tǒng)框圖Fig.1 Diagram of digital quadrature transmitter system

圖2 預失真實現(xiàn)原理圖Fig.2 Principle of pre-distortion

同模擬預失真方案一樣，數(shù)字預失真技術(shù)也是對輸入的基帶信號進行處理，從而達到發(fā)射機系統(tǒng)輸出線性化的目的．但是數(shù)字預失真技術(shù)通常在數(shù)字域完成．同模擬預失真技術(shù)相比，數(shù)字預失真方案具有許多優(yōu)點，例如靈活性好、可移植性好、易于實現(xiàn)高復雜度的算法，且隨著工藝技術(shù)的發(fā)展，更低的功耗，更小的芯片面積也是數(shù)字預失真技術(shù)的優(yōu)勢．

對于數(shù)字預失真器而言，設計的重點在于查找表存儲空間的優(yōu)化．雖然全面的查找表內(nèi)容可以提高數(shù)字預失真的性能，但同時也會增加硬件的開銷．以正交I/Q 2路分別輸入12bits數(shù)據(jù)為例，其對應的查找表地址組合為212·212，那么查找表模塊將會變得十分復雜，甚至難以滿足設計所需的時序要求．另外從電路設計的角度來看，我們需要將芯片面積以及功耗等考慮在內(nèi)．采用查找表與線性插值相結(jié)合的設計使得二者之間有一個折衷．例如，文獻[4]中雖然對查找表內(nèi)容進行了很大的優(yōu)化，但仍使用了多達32×32的存儲空間．而本文利用對稱性，將查找表的存儲量進一步降低．并且在查找表中集成了片外可讀可寫的串行外設接口(Serial Peripheral Interface, SPI)，從而可以進一步對查找表的內(nèi)容進行優(yōu)化更新．

圖3為數(shù)字預失真器的設計框圖．其各個部分的主要功能如下：

圖3 數(shù)字預失真模塊設計框圖Fig.3 Diagram of digital pre-distorter

前置旋轉(zhuǎn)變換(FwdConv)&后置旋轉(zhuǎn)變換(BwdConv)： 對前置旋轉(zhuǎn)變換模塊而言，輸入信號是有符號數(shù)，且I/Q 2路數(shù)據(jù)組成的二維向量是分布在4個象限內(nèi)的．由于正交發(fā)射機4個象限近似呈中心對稱，因此，當輸入信號不屬于第一象限時，需要進行旋轉(zhuǎn)變換，將其轉(zhuǎn)換到第一象限．而后置旋轉(zhuǎn)變換模塊則將計算完成的I/Q 2路數(shù)據(jù)變換到原來的象限．通過象限的變化，可以使查找表規(guī)模低至原來的1/4，從而降低芯片硬件消耗，也降低了功耗．

查找表與SPI(LUT&SPI)： 查找表的作用是通過輸入信號的高位找出表中所存值．查找表為一個17×17的矩陣，查找過程是通過M、N作為矩陣的2個維度的索引，得到P所在的方格點及其相鄰格點ABCD的坐標，并取出格點所存的值．而SPI的作用是使得查找表內(nèi)容可配置，這樣我們可以通過測試得到的結(jié)果更新查找表中的數(shù)據(jù)．SPI可以通過PCLK、PSEL、PDI、PDO 4個端口進行配置，采用8-bit地址控制位，總共可以對256個24bits的寄存器單元進行讀寫控制．

系數(shù)生成(Coeff)： 系數(shù)生成模塊的作用是求出線性插值過程需要的插值因子．

MUTIPLY&ADDER： 將主要計算過程進行兩級流水處理，以滿足時序要求．

數(shù)字模塊采用TSMC 65nm GP工藝進行DC綜合，預失真模塊的時鐘頻率設計在100MHz，并留有一定裕度；SPI模式PCLK的工作頻率設計在10MHz．并使用Synopsys的ICC系統(tǒng)布局布線，該模塊的I/O口較多，需要謹慎處理I/O的排布，以便利于PAD環(huán)的布局，模塊端口的擺放策略同樣對布局布線的效果有影響．通過對系統(tǒng)芯片以及輸入輸出管腳布局的優(yōu)化，確定版圖的總體布局；通過對功耗的預估確定電源網(wǎng)絡的布局，以滿足電阻壓降(IR-drop)要求．

2 插值濾波器

根據(jù)系統(tǒng)的設計要求，基帶輸入信號的采樣頻率限制在100MHz左右，基帶信號帶寬小于20MHz，升采樣后采樣頻率為2.4GHz，從而升采樣率為24．我們知道，時域離散的數(shù)字信號的頻譜是以采樣頻率為周期，呈周期性擴展的，因此，在對信號進行升采樣時，還需要對其前級的鏡像信號進行抑制．另外，濾波器的設計必須滿足量化噪聲的要求，因此在濾波器建模的過程中，需留一定裕度．

對于一個采樣率達24的升采樣濾波器來說，如果使用1級濾波器實現(xiàn)，那么濾波器的階數(shù)將會非常高，其中的計算單元將會非常復雜，因此本文采用級聯(lián)的多級濾波器的方式來實現(xiàn)．考慮到濾波器的采樣頻率在逐級提高，后級濾波器應該以硬件消耗以及時序約束為主，而前級濾波器則以性能優(yōu)先．綜合以上，我們將升采樣濾波器分成4級實現(xiàn)，第1級使用一般的低通有限脈沖響應(Finite Impulse Response, FIR)濾波器實現(xiàn)3倍插值，后面3級則使用半帶FIR濾波器各實現(xiàn)2倍插值．

首先考慮第1級濾波器．輸入信號的采樣頻率是100MHz，那么在±100MHz，±200MHz等處都存在輸入信號的鏡像信號．該信號在經(jīng)過3倍插值之后輸入給第1級濾波器，采樣率變?yōu)?00MHz．那么按照第1級濾波器需要抑制輸入信號在100MHz，200MHz出的鏡像信號的要求，我們便可以得出第1級濾波器的幾個指標：fpass=20MHz,fstop=50MHz．如圖4(a)所示，而Apass和Astop分別設為0.02dB和78dB，以留出一定的裕度．但是按照這個指標采用等紋波法設計出的濾波器頻譜響應如圖4(b)所示，階數(shù)高達41，而且將系數(shù)量化為12bits后，阻帶衰減大約為68dB．雖然這樣可以提高濾波器性能，但是硬件開銷會更大，于是我們需要對該濾波器進行優(yōu)化．

圖4 第1級濾波器的設計Fig.4 Design of first stage filter

實際上，輸入信號是從基帶產(chǎn)生的，且一般通用的協(xié)議信號在信號頻帶以外的泄漏很小，如圖5(a)所示．基于這一點，我們可以降低第1級濾波器的設計要求．我們將通帶頻率定為20MHz,而阻帶頻率定為80MHz，按照與上述設計同樣的方法，重新優(yōu)化出的濾波器的階數(shù)為18，其頻譜響應如圖5(b)所示．將系數(shù)量化為12bits后，阻帶衰減惡化到了70dB，仍能滿足設計要求．另外，將過渡帶展寬的一個好處是可以保留更多的預失真后留下的有用諧波．

根據(jù)數(shù)字信號頻譜周期性拓展的原理，可以得到圖6所示的各級濾波器的頻譜響應圖．其中第1級濾波器插值比為3，抑制的是(N×300±100)MHz頻段上的鏡像信號；第2級濾波器插值比為2，抑制的是(N×600±300)MHz處的鏡像信號；第3級濾波器插值比為2，抑制的是(N×1200±600)MHz處的鏡像信號；同樣可以推算出，第4級濾波器可以抑制(N×2400±1200)MHz處的鏡像信號．于是，我們可以得出如表1所示的各級濾波器的設計指標．

圖5 優(yōu)化后的第1級濾波器Fig.5 First stage filter after optimization

圖6 各級濾波器頻譜分布圖Fig.6 Spectrum of each filter

濾波器f采樣/MHzf通帶/MHzf阻帶/MHz通帶紋波阻帶衰減/dB濾波器結(jié)構(gòu)總體240020 800.02-70多級第1級30020800.02-70FIR第2級600205800.02-70HBFIR第3級12002011800.02-70HBFIR第4級24002023800.02-70HBFIR

根據(jù)表1中的設計指標，可以設計出3個半帶濾波器．其中第2級和第4級濾波器量化前后的頻譜響應分別如圖7(a)，(b)所示．事實上，3個半帶濾波器在將系數(shù)量化為6bits之后具有形同的設計結(jié)果，且濾波器階數(shù)為6．

圖7 半帶濾波器頻譜響應Fig.7 Spectrum of the half-band filter

插值濾波器模塊包括級聯(lián)的4級濾波器，同時，由于系統(tǒng)包含正交的2路數(shù)據(jù)，因此濾波器鏈路也包括I/Q 2路．另外，由于在升采樣的過程中需要用到多個時鐘，我們還需要一個時鐘分頻模塊，將輸入的最高頻時鐘進行分頻，以提供各個模塊所需的時鐘，如圖8所示．事實上，對于升采樣濾波器的設計而言，也可以采用使能信號代替分頻時鐘，但考慮到采用使能方法，時鐘樹的工作頻率將會更高，從而增大時鐘樹部分的功耗，并且由于該設計工作頻率較高，使用使能信號的方法難以滿足時序，故采用分頻時鐘來實現(xiàn)．

圖8 DFE模塊設計框圖Fig.8 Diagram of DFE

第1級濾波器為低通FIR濾波器，濾波器階數(shù)為18，長度為19，其系數(shù)具有偶對稱特性，其轉(zhuǎn)置結(jié)構(gòu)的寄存器傳輸(Register Transfer Lever, RTL)級結(jié)構(gòu)圖見圖9．濾波器的系數(shù)采用12bits的量化精度，輸入為12bits，輸出為13bits．另外，由于濾波器的系數(shù)是確定的，因此系數(shù)的乘積用移位相加的方法實現(xiàn)，從而避免了大量的乘法運算．

圖9 第1級濾波器結(jié)構(gòu)Fig.9 Structure of the first stage filter

后3級半帶濾波器的階數(shù)均為6，當將其系數(shù)量化到6bits之后，三者具有相同的系數(shù)．由于半帶濾波器在升采樣之后，工作頻率開始逐漸增加，3級濾波器的輸出采樣頻率分別為600MHz、1.2GHz、2.4GHz，因此我們不僅要考慮濾波器的功能實現(xiàn)，還需要對時序以及硬件消耗等因素進行優(yōu)化．設其系數(shù)分別為h(0)～h(6)，且具有對稱性，其中h(6)=h(0)，h(4)=h(2)，并且h(5)=h(1)=0．于是,通過將濾波器的延遲單元進行重新組合，可以將乘法單元進行復用．其中，h(4)比h(2)多延遲2拍，h(6)比h(0)多延遲5拍，我們可以將2拍的延遲合并成一個寄存器，并使用升采樣前的時鐘域進行處理，從而既完成了內(nèi)插的功能，又實現(xiàn)了乘法單元的復用．優(yōu)化后的濾波器結(jié)構(gòu)如圖10(a)所示．系數(shù)的乘法計算同樣采用移位相加的方法，以降低關鍵路徑的延遲．

圖10 本文提出的半帶濾波器的優(yōu)化結(jié)構(gòu)Fig.10 Structure of the proposed half-band filter

通過DC的邏輯綜合發(fā)現(xiàn)，工作在600MHz和1.2GHz 2個時鐘域的HBF2，以及工作在1.2GHz和2.4GHz的HBF3難以滿足時序要求．對于HBF2，我們采取對關鍵路徑部分插入1級寄存器，進行流水線處理的措施即可．而對HBF3而言，在2.4GHz工作頻率處時序依舊難以滿足，因此還需要進一步插入流水線，如圖10(b)所示，然而僅僅依靠插入兩級流水線并不能解決在各個工藝角下的時序要求，而進一步的增加流水線會導致硬件消耗的不斷增大，同時導致功耗的不斷增加，因此我們選擇在2級流水線的基礎上采用低閾值管實現(xiàn)，以滿足各個工藝角下的時序要求．同時需要在后端的布局布線以及時鐘樹設計階段進行優(yōu)化，以減小芯片面積和功耗．

3 版圖與仿真結(jié)果

圖11 數(shù)字前端總體版圖Fig.11 Layout of the DFE

圖11為正交發(fā)射機系統(tǒng)的數(shù)字前端總體版圖，采用TSMC 65nm GP工藝設計實現(xiàn)．其中數(shù)字預失真器的面積為700μm×380μm，寄存器總數(shù)為7240個，采用正常閾值管實現(xiàn)以降低漏電流；而插值濾波器的面積為700μm×105μm，除時鐘分頻器以外的寄存器個數(shù)為946，采用的是低閾值管實現(xiàn)，以提高工作頻率．使用Prime Time中基于時序仿真的策略進行功耗分析，結(jié)果表明，在輸入基帶帶寬為20MHz的正交LTE信號，且預失真開啟的情況下，數(shù)字預失真器模塊的總功耗為3.469mW，其中漏電功耗為59μW；插值濾波器在工作模式下總功耗為31.3mW，其中漏電功耗約為0.6mW．插值濾波器中時鐘分頻及時鐘樹部分的功耗占主要部分，約17.1mW，這主要是因為部分時鐘樹工作在2.4GHz，且需要對時鐘有較高的設計要求．數(shù)字預失真器雖然面積更大，但由于查找表中的寄存器在通過SPI寫入完成后是靜態(tài)的，不會帶來動態(tài)功耗；而其查找運算過程的最高工作頻率為100MHz，因而動態(tài)功耗相比之下要小得多．想比之下差值濾波器雖然寄存器個數(shù)少，但其中有些工作在1.2GHz甚至2.4GHz，并且更加嚴格的時序要求會引入更多的工作在高頻率下的緩沖器，因而功耗相對較大．

圖12所示的是基帶信號經(jīng)過數(shù)字預失真器和升采樣插值濾波器的輸出頻譜圖，數(shù)字部分采用布局布線后的網(wǎng)表結(jié)合Prime Time得到的最壞條件下標準延遲文件進行數(shù)字電路版圖后仿真．其中圖12(a)為數(shù)字預失真關閉的仿真結(jié)果，而圖12(b)為數(shù)字預失真打開時的仿真結(jié)果．對比圖12(a)可知，數(shù)字預失真模塊提供了部分非線性分量，并能夠在升采樣插值濾波之后提供有效預失真效果．

圖12 DFE的輸出信號頻譜(Fs=2400MHz)Fig.12 Spectrum of DFE output(Fs=2400MHz)注： Fs為采樣頻率.

圖13(a)和(b)分別為發(fā)射機預失真開啟前后的輸出結(jié)果，其中DFE的仿真條件與圖12中相同，且查找表是通過對晶體管級的DPA(不包括混頻器和驅(qū)動電路)進行非線性掃描得到的，而混頻器和DPA采用晶體管級電路進行仿真．可以看出預失真開啟之后，發(fā)射機的鄰近信道泄露降低了6dB左右，并且能夠滿足頻譜罩的要求，誤差矢量幅度(Error Vector Magnitute, EVM)可以由原來的0.316降低至0.062 9．同時由于此時帶外噪聲主要受DPA及其阻抗匹配網(wǎng)絡的限制，該二維數(shù)字預失真對帶外噪聲的抑制也有所幫助．

圖13 發(fā)射機的輸出頻譜1)Fig.13 Spectrum of the transmitter output

而圖14的仿真則基于對DPA混頻器以及混頻和驅(qū)動電路的版圖提參后的網(wǎng)表進行非線性掃描得到的預失真查找表，同時，DFE部分的仿真條件與前面相同，即都采用數(shù)字電路后仿真流程，且為worst case下的仿真結(jié)果．而包括混頻器與驅(qū)動電路在內(nèi)的DPA則采用版圖提參后的網(wǎng)表進行仿真．可以發(fā)現(xiàn)，發(fā)射機帶內(nèi)線性度可以降低至0.032 6，這說明該二維數(shù)字預失真器對混頻和驅(qū)動等電路的造成的非線性同樣有效．預失真前后性能總結(jié)如表2所示．

圖14 發(fā)射機的輸出頻譜2)Fig.14 Spectrum of the transmitter

工作模式ALCR/dBMASKEVM/dBEVM/%OOBN/dB900MHz1.8GHz2.6GHzDPD-OFF-26不滿足-10.0031.60-50-49-45DPD-ON1)-32滿足-24.026.29-54-55-52DPD-ON2)-31滿足-29.743.26-60-55-49

注： 1) 預失真查找表通過對DPA進行非線性掃描得到；2) 預失真查找表通過對DPA以及混頻和驅(qū)動電路進行非線性掃描得到．

4 總 結(jié)

本文設計了一種應用于全數(shù)字正交發(fā)射機的數(shù)字預失真器及數(shù)字前端電路．通過仿真表明，所設計的高速升采樣數(shù)字濾波器能夠?qū)⒒鶐盘枏?00MHz升采樣至2.4GHz，同時能夠有效濾除鏡像信號，并且能夠保留部分數(shù)字預失真器的非線性分量；而帶有數(shù)字預失真器的數(shù)字前端能夠?qū)⒄话l(fā)射機的帶內(nèi)線性度從0.316提升至0.032 6，并能夠?qū)︵徑诺酪种埔约皫庠肼曈兴种疲瑫r，本文在TSMC 65nm GP工藝下使用數(shù)字電路流程進行設計，通過對前端RTL級以及后端布局布線的優(yōu)化，低功耗數(shù)字預失真器采用正常閾值管進行實現(xiàn)，模塊版圖面積為0.266mm2，功耗的估算結(jié)果約為3.5mW；插值濾波器采用低閾值管實現(xiàn)，模塊版圖面積為0.073mm2，包括時鐘分頻模塊以及時鐘樹在內(nèi)的功耗估算結(jié)果為31.3mW．另外，表3中列出了DFE以及發(fā)射機性能與其他論文的對比．

表3 不同設計的性能對比

注： *包含時鐘分頻模塊．

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Abstract： A Digital-Front-End(DFE) in all-digital quadrature-transmitter is designed. The DFE consists of I/Q quadrature high speed digital filter with interpolation rate of 24, up-sampling 20 MHz baseband signal from 100 MHz to 2.4 GHz, and depressing image signal as well. The first stage filter is designed with transposed architecture, and the order of the filter is reduced from 41 to 18 after optimization of transition band. The function of interpolation and filter of the latter 3 stage filters are combined together to reduce frequency for part of the filter, thus reduce power consumption; what’s more, the filter is designed with LVT MOST and the critical path is pipelined to meet the timing requirements. A low power Serial Peripheral Interface(SPI) configurable Look-Up-Table(LUT) is added in DFE to realize the function of digital pre-distortion(DPD), and it is reduced to 17×17 terms with symmetry principle. The total area of DFE is 0.34mm2, and the power consumption is about 34.8mW with clock division part included, with which the power consumption of DPD is only 3.5 mW. Simulation result indicates that, the proposed DFE can reduce EVM from 31.6% to 3.26% with digital pre-distorter turn on.

Keywords： digital front end; interpolation filter; digital pre-distortion; error vector magnitute

DesignofaDigitalFrontEndinAll-DigitalQuadrature-Transmitter

YE Feng, SHEN Yilei, XUE Pan, ZHANG Hongguang, HONG Zhiliang

(StateKeyLaboratoryofASIC&Systems,FudanUniversity,Shanghai201203,China)

TN47

A

0427-7104(2017)03-0336-10

2016-06-09

國家自然科學基金(61376030)

葉 峰(1990—)，男，碩士研究生；洪志良，男，教授，通信聯(lián)系人，E-mail： zlhong@fudan.edu.cn.