湯雪嬌, 張?jiān)迄i, 李 亮, 錢 玲, 王守巖
(1.南京理工大學(xué) 電子工程與光電技術(shù)學(xué)院,江蘇 南京 210094; 2.中國科學(xué)院 蘇州生物醫(yī)學(xué)工程技術(shù)研究所,江蘇 蘇州 215011)
綜述與評(píng)論
神經(jīng)信息實(shí)時(shí)處理平臺(tái)的快速開發(fā)*
湯雪嬌1, 張?jiān)迄i2, 李 亮2, 錢 玲1, 王守巖2
(1.南京理工大學(xué)電子工程與光電技術(shù)學(xué)院,江蘇南京210094;2.中國科學(xué)院蘇州生物醫(yī)學(xué)工程技術(shù)研究所,江蘇蘇州215011)
針對(duì)神經(jīng)信息處理過程中的高速實(shí)時(shí)、快速開發(fā)、多功能復(fù)雜算法實(shí)現(xiàn)等需求,對(duì)當(dāng)前幾種主流的硬件實(shí)時(shí)處理開發(fā)平臺(tái)進(jìn)行比較,并綜述神經(jīng)信息實(shí)時(shí)處理開發(fā)過程及知識(shí)產(chǎn)權(quán)(IP)核的快速開發(fā)方法。同時(shí),對(duì)基于可編程片上系統(tǒng)的神經(jīng)信息實(shí)時(shí)處理平臺(tái)快速開發(fā)的需求從多平臺(tái)連接、開發(fā)工具之間高效轉(zhuǎn)換和標(biāo)準(zhǔn)化信息處理庫三個(gè)方面進(jìn)一步闡述,為神經(jīng)信息實(shí)時(shí)處理快速開發(fā)的研究提供了參考。
神經(jīng)信息處理; 可編程片上系統(tǒng); 快速開發(fā)
近年來,腦科學(xué)與類腦智能已經(jīng)成為世界各國研究的熱點(diǎn),其中融合了神經(jīng)科學(xué)、數(shù)理科學(xué)和信息科學(xué)等交叉學(xué)科的神經(jīng)信息處理技術(shù)[1],為研究大腦功能提供了重要工具。例如,根據(jù)神經(jīng)信息的處理過程在硬件上對(duì)單神經(jīng)元活動(dòng)進(jìn)行建模,以仿真視覺相關(guān)神經(jīng)活動(dòng)的實(shí)時(shí)處理過程[2];利用神經(jīng)集群放電的信息傳遞過程在硬件上實(shí)現(xiàn)神經(jīng)群的實(shí)時(shí)放電活動(dòng)[3],用于類腦研究以及臨床實(shí)驗(yàn)等。
隨著人們對(duì)大腦認(rèn)識(shí)的逐漸深入和應(yīng)用領(lǐng)域的不斷擴(kuò)展,神經(jīng)信息處理技術(shù)的發(fā)展有三個(gè)特點(diǎn):在處理速度方面,傳輸、處理的數(shù)據(jù)量逐漸增大,神經(jīng)信息實(shí)時(shí)處理的需求不斷增多[4~6];在處理方法方面,信息處理與智能算法融合[7,8],形成可以應(yīng)用于模式識(shí)別和分類[9]、語音和圖像處理[10]、專家系統(tǒng)[11]等場(chǎng)合的復(fù)雜算法;在領(lǐng)域應(yīng)用方面,除醫(yī)學(xué)領(lǐng)域外,自動(dòng)控制、人工智能等領(lǐng)域亦被廣泛關(guān)注[12~14]。未來神經(jīng)信息處理的科研亟需具備更加高速智能的實(shí)時(shí)處理與控制、更加豐富的算法,以及可以實(shí)現(xiàn)復(fù)雜算法快速開發(fā)的能力。
1.1 3種主流硬件開發(fā)平臺(tái)的比較
目前,用于神經(jīng)信息處理的硬件開發(fā)平臺(tái)主要有ARM、數(shù)字信號(hào)處理器(digital signal processor,DSP)和現(xiàn)場(chǎng)可編程門陣列(field programmable gate array,F(xiàn)PGA)3種。其中,ARM是一種通用的32位精簡指令集處理器,廣泛應(yīng)用于嵌入式系統(tǒng)設(shè)計(jì)中[15]。DSP是一種具有特殊結(jié)構(gòu)的專門針對(duì)數(shù)字信號(hào)處理應(yīng)用而設(shè)計(jì)的微處理器,該芯片的內(nèi)部具有專門的硬件乘法器,采用多總線和多流水作業(yè),可以用來快速地實(shí)現(xiàn)各種數(shù)字信號(hào)處理算法[16]。FPGA是一種半定制電路,與DSP和ARM相比,F(xiàn)PGA可利用硬件電路編程靈活實(shí)現(xiàn)多種功能,通過并行處理達(dá)到更高的信息處理速度。
表1為3種開發(fā)平臺(tái)在易用性、功能性之間的比較,同時(shí)列出了每種處理器典型器件的處理速度。
表1 硬件開發(fā)平臺(tái)比較
注:MIPS即MillionInstructionsPerSecond,每秒處理的百萬級(jí)機(jī)器語言指令數(shù);MMACS即MillionMultiplicationAccumulationComputingPerSecond,每秒百萬次乘法累加運(yùn)算;GMACS即GigaMultiplicationAccumulationComputingPerSecond,每秒十億次乘法累加運(yùn)算。
1.2 3種硬件開發(fā)平臺(tái)的融合
由表1可知,F(xiàn)PGA在運(yùn)行速度上更勝一籌,更能滿足神經(jīng)信息處理實(shí)時(shí)性需求。另外,F(xiàn)PGA技術(shù)正處在高速發(fā)展時(shí)期,越來越多的FPGA產(chǎn)品上內(nèi)嵌了DSP核模塊,如Xilinx 7系列產(chǎn)品,能夠開發(fā)標(biāo)準(zhǔn)的DSP處理器及其相關(guān)應(yīng)用,使FPGA同時(shí)具有DSP的良好性能。
此外,隨著FPGA芯片集成規(guī)模越來越大,速度與信號(hào)處理能力不斷提高,而且功耗也越來越低,使其在大數(shù)據(jù)量處理、微小型實(shí)時(shí)處理平臺(tái)開發(fā)等方面的應(yīng)用越來越廣泛。但FPGA在應(yīng)用中仍有兩個(gè)方面需要提升:1)在腦機(jī)接口等神經(jīng)信息實(shí)時(shí)處理應(yīng)用中,需要對(duì)機(jī)械臂等設(shè)備進(jìn)行多自由度控制[17],而FPGA的復(fù)雜運(yùn)算控制能力以及資源協(xié)調(diào)能力較弱;2)因?yàn)槭褂糜布枋稣Z言,復(fù)雜實(shí)時(shí)處理算法實(shí)現(xiàn)過程困難,開發(fā)周期長,對(duì)編程人員要求高,限制了大量信號(hào)處理、機(jī)器學(xué)習(xí)等算法的轉(zhuǎn)換應(yīng)用。
為了實(shí)現(xiàn)高處理速度和靈活控制功能,近年發(fā)展出了將FPGA與片上系統(tǒng)相融的可編程片上系統(tǒng)(programmable system on chip,PSoC)技術(shù)。PSoC是指將可編程邏輯、硬核或軟核處理器、DSP、存儲(chǔ)器、外圍I/O設(shè)備等組件集成在單個(gè)器件上,形成一種現(xiàn)場(chǎng)可編程、可重構(gòu)的通用新型片上系統(tǒng)器件,它是一種可同時(shí)實(shí)現(xiàn)復(fù)雜控制和并行處理的嵌入式系統(tǒng)[18],取代了傳統(tǒng)MCU、系統(tǒng)IC等[19]。
以Xilinx公司推出的可擴(kuò)展平臺(tái)Zynq?SoC為例,其將通用處理器與可編程邏輯相結(jié)合,是一種PSoC。其中,通用處理器由雙 ARM Cortex-A9處理器組成,擔(dān)任控制的“主系統(tǒng)”,以實(shí)現(xiàn)靈活的控制能力和強(qiáng)大的資源配置功能;可編程邏輯部分為 Xilinx 7系列構(gòu)架,提供較高的數(shù)據(jù)處理能力。
Zynq?SoC系列中,由ARM處理器構(gòu)成PSoC的處理單元,由FPGA擔(dān)任可編程邏輯單元。兩部分既相互獨(dú)立,又相互補(bǔ)充,一方面發(fā)揮通用處理器順序執(zhí)行、控制靈活的特點(diǎn),另一方面又充分利用FPGA 并行計(jì)算、流水線操作、可重構(gòu)的優(yōu)勢(shì),可以提供更豐富的功能,同時(shí)保證高處理速度[20]。以Zynq?系列中的Z-7045器件為例,其數(shù)字信號(hào)處理性能高達(dá)1 334GMACS。此外,Altera公司亦推出了具有相似功能的PSoC。
所以,PSoC融合了ARM與FPGA兩種芯片的優(yōu)點(diǎn),提供了巨大的串行和并行處理能力,發(fā)揮了FPGA邏輯控制對(duì)大量數(shù)據(jù)進(jìn)行高速處理的優(yōu)勢(shì)以及ARM軟件編程靈活的特點(diǎn),能夠滿足設(shè)計(jì)具有復(fù)雜算法和控制邏輯的實(shí)時(shí)系統(tǒng)的要求。相對(duì)于單獨(dú)的ARM,DSP,F(xiàn)PGA,PSoC更適合神經(jīng)信息實(shí)時(shí)處理、實(shí)時(shí)控制的發(fā)展需求。
復(fù)雜算法的快速實(shí)現(xiàn)是神經(jīng)信息實(shí)時(shí)處理性能與應(yīng)用的另一個(gè)關(guān)鍵因素。為了滿足神經(jīng)信息實(shí)時(shí)處理的快速開發(fā)、多功能復(fù)雜算法實(shí)現(xiàn)等需求,算法開發(fā)平臺(tái)需要具有快速、靈活、高效等特性。
PSoC的開發(fā)方式一般基于IP核設(shè)計(jì),以Xilinx Zynq?SoC的設(shè)計(jì)為例,開發(fā)過程如圖1所示。系統(tǒng)實(shí)現(xiàn)的第一步是劃分軟件設(shè)計(jì)功能,將系統(tǒng)劃分為面向可編程邏輯器件的硬件開發(fā)組件和面向ARM處理器的應(yīng)用開發(fā)組件。在實(shí)現(xiàn)可編程邏輯后將其封裝成IP核,在FPGA的開發(fā)環(huán)境Vivado中通過接口總線連接各個(gè)模塊,建立具有定制功能的嵌入式系統(tǒng)。同時(shí),應(yīng)用開發(fā)組件在軟件環(huán)境下開發(fā)工具包,如Xilinx SDK軟件環(huán)境下開發(fā),編寫基于ARM處理系統(tǒng)的應(yīng)用控制程序,可對(duì)在Vivado中創(chuàng)建的嵌入式系統(tǒng)進(jìn)行控制,建立從硬件、控制到應(yīng)用的多層級(jí)開發(fā)流程,增強(qiáng)開發(fā)系統(tǒng)的可擴(kuò)展性及可修改性。所以,對(duì)于基于PSoC的神經(jīng)信息處理開發(fā)設(shè)計(jì)的關(guān)鍵是算法IP核的實(shí)現(xiàn)。
IP核的創(chuàng)建方法有很多,傳統(tǒng)方法用硬件描述語言實(shí)現(xiàn)相應(yīng)的功能后封裝得到,也有使用FPGA快速開發(fā)方法實(shí)現(xiàn)。使用硬件描述語言創(chuàng)建算法IP核,需要開發(fā)人員先在軟件上實(shí)現(xiàn)算法,再將算法模型轉(zhuǎn)換成硬件描述語言。
該過程需要開發(fā)人員同時(shí)具備算法、軟件和硬件知識(shí),開發(fā)周期長,對(duì)開發(fā)人員的要求高,無法將大量算法高效實(shí)現(xiàn)。針對(duì)上述情況,F(xiàn)PGA幾大廠商紛紛開放了FPGA的開發(fā)平臺(tái),推出了基于數(shù)字信號(hào)處理系統(tǒng)自動(dòng)生成技術(shù)和高層次綜合技術(shù)的加速FPGA開發(fā)的工具。表2是針對(duì)兩種快速開發(fā)方法的典型開發(fā)平臺(tái)System Generator for DSP和Vivado HLS的比較,下面將就開發(fā)過程、開發(fā)特點(diǎn)及開發(fā)難點(diǎn)3個(gè)方面對(duì)這2種快速開發(fā)方法進(jìn)行具體闡述。
圖1 Xilinx Zynq?SoC開發(fā)過程框圖
表2 2種快速開發(fā)方法典型開發(fā)平臺(tái)比較
2.1 軟件快速開發(fā)方法過程
數(shù)字信號(hào)處理系統(tǒng)自動(dòng)生成技術(shù)(System Generator for DSP)將FPGA開發(fā)軟件與目前最常用的信號(hào)處理軟件Matlab相結(jié)合,應(yīng)用該技術(shù)與Matlab中的Simulink實(shí)現(xiàn)無縫連接,在Matlab Simulink中快速算法建模,并自動(dòng)生成硬件代碼,將模型進(jìn)行軟硬件協(xié)同仿真驗(yàn)證后封裝成IP核,以快速實(shí)現(xiàn)系統(tǒng)的原型設(shè)計(jì)。
目前有Altera公司DSP Builder,Xilinx公司的System Generator for DSP和Matlab環(huán)境下的HDL Coder三個(gè)開發(fā)平臺(tái)。其中,Altera公司已經(jīng)不再對(duì)DSP Builder進(jìn)行更新支持,其應(yīng)用逐漸減少。HDL Coder為通用開發(fā)平臺(tái),生成的代碼獨(dú)立于目標(biāo)板,代碼可讀性好,但其硬件移植的匹配度較差。System Generator for DSP生成的代碼是專門針對(duì)Xilinx器件,其專用性好,相應(yīng)的應(yīng)用也較多。
高層次綜合技術(shù)的核心思想是從功能描述到電路描述的轉(zhuǎn)換,即將高級(jí)語言實(shí)現(xiàn)的算法功能轉(zhuǎn)換為寄存器傳輸級(jí)硬件電路的描述,實(shí)現(xiàn)從C,C++等高級(jí)語言到VHDL,Verilog HDL等硬件描述語言的轉(zhuǎn)換。如在Xilinx公司推出的高級(jí)綜合工具Vivado HLS開發(fā)環(huán)境中,首先針對(duì)功能需求實(shí)現(xiàn)C或C++代碼,進(jìn)而利用調(diào)度功能確定操作發(fā)生的時(shí)鐘周期,利用綁定功能確定每個(gè)操作所使用的硬件庫單元[25],這樣就將代碼映射成硬件邏輯資源,仿真驗(yàn)證后即可封裝為IP核。Vivado HLS開發(fā)工具能夠融合C語言等高級(jí)語言的算法庫,加速IP核開發(fā)。
2.2 軟件快速開發(fā)方法特點(diǎn)
快速開發(fā)軟件System Generator for DSP應(yīng)用最為廣泛,利用Simulink建模與仿真環(huán)境來實(shí)現(xiàn)FPGA設(shè)計(jì),降低開發(fā)設(shè)計(jì)人員對(duì)硬件描述語言和硬件底層結(jié)構(gòu)的熟悉程度。此外,通過建立具有可執(zhí)行規(guī)范的算法模型,消除設(shè)計(jì)的不確定性,降低算法開發(fā)時(shí)間,縮短整體設(shè)計(jì)周期,降低開發(fā)成本。同時(shí),System Generator for DSP提供了數(shù)字信號(hào)處理的算法模型建立、仿真和實(shí)現(xiàn)的環(huán)境,簡化并加速信號(hào)處理算法模型的開發(fā),從多個(gè)角度提高了在FPGA上實(shí)現(xiàn)數(shù)字信號(hào)處理的效率[26~28]。
Vivado HLS工具可將符合C,C++和System C規(guī)范的代碼直接引入Xilinx PSoC器件中,無需手動(dòng)創(chuàng)建硬件寄存器傳輸級(jí)設(shè)計(jì),大幅縮短了開發(fā)時(shí)間,并且代碼修改靈活,可擴(kuò)展性好,加速了IP核的創(chuàng)建。繼而在Vivado軟件中設(shè)計(jì)“系統(tǒng)級(jí)”建模,實(shí)現(xiàn)PSoC的軟硬件協(xié)同設(shè)計(jì)。
2.3 軟件快速開發(fā)方法難點(diǎn)
1)為了達(dá)到理想的系統(tǒng)性能,在使用System Generator for DSP時(shí),需要考慮各個(gè)模塊的屬性和參數(shù)以進(jìn)行綜合優(yōu)化;2)目前,開發(fā)工具庫中的功能模塊仍較為有限,許多算法需要根據(jù)需求定制模塊;3)雖然這種開發(fā)方式可以自動(dòng)生成硬件代碼,但在FPGA開發(fā)板上實(shí)現(xiàn)時(shí),由于需要與系統(tǒng)工程的剩余部分連接,所以還需要考慮其他方面,如時(shí)鐘分布、外部儲(chǔ)存、接收器等[29],增加了開發(fā)困難,且越復(fù)雜的硬件結(jié)構(gòu)越困難;4)該技術(shù)不適用于需要復(fù)雜時(shí)鐘控制的算法邏輯,如資源的時(shí)分復(fù)用操作和時(shí)鐘的雙倍數(shù)據(jù)速率工作模式,因此,生成的系統(tǒng)通常不是最優(yōu)的,往往需要占用較多的硬件資源;5)該技術(shù)不支持雙向總線,其設(shè)計(jì)生成的I/O接口僅能被定義成單向模式,無法將FPGA中的I/O接口配置為輸入、輸出和高阻模式[30]。高層次綜合技術(shù)開發(fā)FPGA,最重要的是將高級(jí)語言代碼轉(zhuǎn)換為硬件描述語言的優(yōu)化過程。對(duì)于高層次綜合工具Vivado HLS,其數(shù)據(jù)類型包括標(biāo)準(zhǔn)C整數(shù)類型、任意精度類型和浮點(diǎn)類型三類,是將算法代碼轉(zhuǎn)換成硬件描述語言的基礎(chǔ);其次,Vivado HLS開發(fā)有多種優(yōu)化策略,如展開、平坦化和合并循環(huán)、分割和重組數(shù)組、函數(shù)內(nèi)聯(lián)等,合理運(yùn)用這些優(yōu)化策略可以進(jìn)一步改進(jìn)硬件實(shí)現(xiàn)的性能,如時(shí)鐘、吞吐量、延遲及消耗的邏輯資源等,同時(shí),優(yōu)化策略的組合亦具有多樣性,所以算法的性能測(cè)試與驗(yàn)證尤為必要[31];另外,綜合后自動(dòng)生成的I/O接口會(huì)比較復(fù)雜,可能會(huì)產(chǎn)生并不需要的冗余信號(hào)[32];最后,與處理系統(tǒng)組件通信的IP核接口協(xié)議高級(jí)可擴(kuò)展接口(Advanced eXtensible Interface,AXI)有3個(gè)接口標(biāo)準(zhǔn),分別是AXI4,AXI-Lite和AXI-Stream,其中AXI4協(xié)議提供高速的系統(tǒng)內(nèi)部互連通道,支持突發(fā)傳輸模式;AXI-Lite協(xié)議可以為外設(shè)提供單個(gè)數(shù)據(jù)傳輸;AXI-Stream協(xié)議能供主從設(shè)備直接連續(xù)讀寫數(shù)據(jù),無須地址傳輸。合理設(shè)計(jì)IP核的接口方式關(guān)系到可編程邏輯組件與處理系統(tǒng)組件的數(shù)據(jù)交互通路,直接影響設(shè)計(jì)系統(tǒng)的性能,這是整個(gè)設(shè)計(jì)的重點(diǎn)也是難點(diǎn)[33]。
綜上,利用上述2種快速開發(fā)技術(shù)均可以提升PSoC的開發(fā)速度,但兩者各有優(yōu)缺點(diǎn)。高層次綜合技術(shù)將高級(jí)語言向硬件描述語言轉(zhuǎn)換的效率比較高,運(yùn)行速度快、調(diào)試更為容易。System Generator for DSP依托于Matlab開發(fā)環(huán)境,可利用的算法資源相對(duì)較多,但對(duì)開發(fā)人員的要求更高。目前,高層次綜合技術(shù)在開發(fā)難度、效率與算法資源之間做出了較好的折衷,因而應(yīng)用更為廣泛,在建立高級(jí)語言算法庫的基礎(chǔ)上,是神經(jīng)信息實(shí)時(shí)處理的有力工具。
神經(jīng)信息實(shí)時(shí)處理的應(yīng)用場(chǎng)合廣泛,領(lǐng)域發(fā)展迅速,因而對(duì)算法的廣泛性、更新性需求更為迫切。
3.1 更多軟件平臺(tái)的連接
隨著神經(jīng)科學(xué)的發(fā)展,透明大腦[34]、AlphaGo[35]、外骨骼[36]等神經(jīng)科學(xué)相關(guān)產(chǎn)品不斷涌現(xiàn),神經(jīng)信息處理的算法也越來越豐富,這就要求基于PSoC的神經(jīng)信息實(shí)時(shí)處理平臺(tái)能夠與更多的信息處理平臺(tái)相連,如Matlab,Python等,使其能調(diào)度這些軟件平臺(tái)中的庫函數(shù),實(shí)現(xiàn)算法的高效快速開發(fā)。
3.2 開發(fā)工具之間的高效轉(zhuǎn)換
基于PSoC的神經(jīng)信息實(shí)時(shí)處理的快速開發(fā)過程中,Vivado HLS或System Generator for DSP將高級(jí)語言或模型設(shè)計(jì)轉(zhuǎn)換成硬件描述語言的效率仍需提高,并不能實(shí)現(xiàn)完全可靠的代碼轉(zhuǎn)換。
3.3 標(biāo)準(zhǔn)化信息處理庫
為了實(shí)現(xiàn)神經(jīng)信息處理的快速開發(fā),需要建立規(guī)范化、標(biāo)準(zhǔn)化的IP核庫,以達(dá)到快速和可靠實(shí)現(xiàn)系統(tǒng)功能的要求。從信息來源的角度,可以建立神經(jīng)影像庫、神經(jīng)元信號(hào)庫、腦電信號(hào)庫等;從算法分類的角度,可以建立信息處理庫、統(tǒng)計(jì)分析庫、智能算法庫等;從應(yīng)用領(lǐng)域的角度,可以建立醫(yī)學(xué)領(lǐng)域應(yīng)用庫、控制領(lǐng)域應(yīng)用庫、經(jīng)濟(jì)領(lǐng)域應(yīng)用庫等。
因而,基于PSoC的神經(jīng)信息實(shí)時(shí)處理快速開發(fā)的關(guān)鍵包括多個(gè)軟件平臺(tái)之間的連接、優(yōu)化開發(fā)工具之間的聯(lián)系、建立標(biāo)準(zhǔn)化的信息處理庫。
隨著硬件技術(shù)和軟件平臺(tái)的發(fā)展,神經(jīng)信息處理在處理速度、開發(fā)進(jìn)程等方面都有很大提升,在各個(gè)領(lǐng)域也得到了廣泛應(yīng)用,如神經(jīng)科學(xué)、自動(dòng)控制、人工智能等??焖匍_發(fā)技術(shù)仍處于發(fā)展之中,各公司競(jìng)相采用新的制造工藝完善軟件開發(fā)環(huán)境,如Xilinx公司推出的內(nèi)置了Vivado HLS,Vivado和SDK 3個(gè)開發(fā)軟件的集成開發(fā)環(huán)境SDSoC等。隨著技術(shù)的進(jìn)一步成熟,PSoC與快速開發(fā)工具的結(jié)合,可以大大降低開發(fā)難度、提升開發(fā)速度、拓展開發(fā)應(yīng)用,實(shí)現(xiàn)神經(jīng)信息處理的快速高效開發(fā)。
此外,人們對(duì)于神經(jīng)信息處理算法的關(guān)注度也越來越多,如神經(jīng)網(wǎng)絡(luò)和深度學(xué)習(xí)等,為了適應(yīng)新的需求,研發(fā)了人工智能芯片,如Intel推出的主要面向可穿戴設(shè)備的Curie芯片,我國研發(fā)的世界首個(gè)具備深度學(xué)習(xí)算法的神經(jīng)網(wǎng)絡(luò)處理器,寒武紀(jì)芯片等。PSoC與人工智能芯片的結(jié)合將進(jìn)一步推動(dòng)神經(jīng)信息處理的發(fā)展和應(yīng)用?;赑SoC的神經(jīng)信息實(shí)時(shí)處理將進(jìn)入快速發(fā)展階段,其開發(fā)效率將進(jìn)一步提升,應(yīng)用范圍將涵蓋智能硬件、機(jī)器人工業(yè)、科學(xué)研究等多個(gè)領(lǐng)域。
[1] 曾志剛,黃廷文,廉 城.神經(jīng)信息處理[J].國際學(xué)術(shù)動(dòng)態(tài),2013(5):28-30.
[2] Li G,Talebi V,Yoonessi A,et al.A FPGA real-time model of single and multiple visual cortex neurons[J].Journal of Neuroscience Methods,2010,193(1):62-66.
[3] Li W X,Cheung R C,Chan R H,et al.Real-time prediction of neuronal population spiking activity using FPGA[J].IEEE Transactions on Biomedical Circuits & Systems,2013,7(4):489-498.
[4] Carta N,Meloni P,Tuveri G,et al.A custom MPSoC architecture with integrated power management for real-time neural signal decoding[J].IEEE Journal on Emerging & Selected Topics in Circuits & Systems 2014,4(2):1-12.
[5] Pani D,Usai F,Citi L,et al.Real-time processing of TFLIFE neural signals on embedded DSP platforms: A case study[C]∥2011 the 5th International IEEE: EMBS Conference on Neural Engineering,2011:44-47.
[6] 郭 華,于勝文.基于物聯(lián)網(wǎng)的滑坡自動(dòng)遠(yuǎn)程監(jiān)測(cè)預(yù)警系統(tǒng)設(shè)計(jì)[J].傳感器與微系統(tǒng),2015,34(4):75-77.
[7] Cui S G,Pan H L,Li J G.Application of self-tuning of PID control based on BP neural networks in the mobile robot target track-ing[C]∥International Conference on Instrumentation,Indonesia: Institut Teknologi Bandung,2013:1574-1577.
[8] 萬健如,賈祖新,智淵.ACO-BP神經(jīng)網(wǎng)絡(luò)在電梯交通流預(yù)測(cè)中的應(yīng)用[J].傳感器與微系統(tǒng),2015,34(11):153-156.
[9] 龔 靜,陳向東,時(shí)子青.基于CS和神經(jīng)網(wǎng)絡(luò)的傳感器網(wǎng)絡(luò)模式識(shí)別研究[J].傳感器與微系統(tǒng),2011,30(12):62-64.
[10] Caicai Z,Pugh K R W,Einar M,et al.Functionally integrated neural processing of linguistic and talker information: An event-related fMRI and ERP study[J].Neuroimage,2016,124(part A):536-549.
[11] 楊 靜,李麗宏.基于專家系統(tǒng)的汽車衡故障傳感器判別[J].傳感器與微系統(tǒng),2014,33(11):34-36.
[12] 宋占魁,趙國強(qiáng).優(yōu)化改進(jìn)傳感器精度的自適應(yīng)神經(jīng)網(wǎng)絡(luò)控制策略[J].傳感器與微系統(tǒng),2010,29(7):40-42.
[13] Birle S,Hussein M A,Becker T.On-line yeast propagation process monitoring and control using an intelligent automatic control system[J].Engineering in Life Sciences,2015,15(1):83-95.
[14] 張貫宇,田建艷,張維杰,等.基于模糊神經(jīng)網(wǎng)絡(luò)參數(shù)整定的仿人智能控制[J].傳感器與微系統(tǒng),2013,32(10):30-33.
[15] 杜春雷.ARM體系結(jié)構(gòu)與編程[M].2版.北京:清華大學(xué)出版社,2015:1-11.
[16] 孫進(jìn)平.DSP/FPGA嵌入式實(shí)時(shí)處理技術(shù)及應(yīng)用[M].北京:北京航空航天大學(xué)出版社,2011:7-44.
[17] Zhang G,Wu J,Liu P,et al.Dynamic analysis and model-based feedforward control of a 2-DoF translational parallel manipulator driven by linear motors[J].Industrial Robot,2013,40(6):597-609.
[18] 于宗光,魏敬和,王國章.SoC和FPGA技術(shù)未來的發(fā)展趨勢(shì)[J].電子與封裝,2006,6(3):1-5.
[19] 徐 麗,師 衛(wèi),趙 梁.基于PSoC的汽車防盜報(bào)警系統(tǒng)設(shè)計(jì)[J].傳感器與微系統(tǒng),2013,32(2):119-121.
[20] 王曉璐.基于Zynq的LS-SVM算法加速器設(shè)計(jì)[D].哈爾濱:哈爾濱工業(yè)大學(xué),2015.
[21] 程 龍,王衛(wèi)兵,王挺峰,等.Xilinx FPGA system generator在伺服電機(jī)控制中的應(yīng)用[J].電子測(cè)量技術(shù),2015(10):68-71.
[22] Faraji R,Rouholamini A,Naji H R,et al.FPGA-based real time incremental conductance maximum power point tracking controller for photovoltaic systems[J].Let Power Electronics,2014,7(5):1294-1304.
[23] 張 展,崔晉偉,陸 炯.基于Xilinx Vivado HLS的小型無人機(jī)平衡儀設(shè)計(jì)[J].電子科技,2015,28(7):172-174.
[24] Bravo I,Vázquez C,Gardel A,et al.High level synthesis FPGA implementation of the jacobi algorithm to solve the eigen prob-lem[J].Mathematical Problems in Engineering,2015,2015:1-11.
[25] 何 賓.Xilinx All Programmable Zynq-7000 SoC設(shè)計(jì)指南[M].北京:清華大學(xué)出版社,2013:365-366.
[26] Meyer-B?se U,Vera A,Meyer-B?se A,et al.An undergraduate course and laboratory in digital signal processing with field programmable gate arrays[J].IEEE Transactions on Education,2010,53(4):638-645.
[27] 牛斌凱,雍少為,張 建,等.基于System Generator開發(fā)數(shù)字信號(hào)處理系統(tǒng)[J].艦船電子工程,2010,30(1):129-132.
[28] Aggarwal A,Satija A,Nagpal T.FIR filter designing using xilinx system generator[J].International Journal of Computer Applications,2013,68(11):37-41.
[29] Predki P,Heuer M,Butkowski L,et al.Rapid-X—An FPGA development toolset using a custom simulink library for MTCA.4 modules[J].IEEE Transactions on Nuclear Science,2015,62(3):1.
[30] 范秋香.FPGA高級(jí)開發(fā)技術(shù)的研究[D].北京:北京理工大學(xué),2015.
[31] 何 賓.Xilinx FPGA權(quán)威設(shè)計(jì)指南: Vivado 2014集成開發(fā)環(huán)境[M].北京:電子工業(yè)出版社,2015:347-386.
[32] 符 曉,張國斌,朱洪順.Xilinx ZYNQ—7000 SoC開發(fā)實(shí)戰(zhàn)指南[M].北京:清華大學(xué)出版社,2015:244-257.
[33] 陸佳華,潘祖龍,彭競(jìng)宇.嵌入式系統(tǒng)軟硬件協(xié)同設(shè)計(jì)實(shí)戰(zhàn)指南[M].北京:機(jī)械工業(yè)出版社,2014:137-153.
[34] Chung K,Wallace J,Kim S Y,et al.Structural and molecular interrogation of intact biological systems[J].Nature,2013,497(7449):332-337.
[35] Silver D,Huang A,Maddison C J,et al.Mastering the game of Go with deep neural networks and tree search[J].Nature,2016,529(7587):484-489.
[36] Duong M K,Cheng H,Tran H T,et al.Minimizing human-exoskeleton interaction force using compensation for dynamic uncertainty error with adaptive RBF network[J].Journal of Intelligent & Robotic Systems,2015,82(3-4): 413-433.
Rapiddevelopmentofneuralinformationreal-timeprocessingplatform*
TANG Xue-jiao1, ZHANG Yun-peng2, LI Liang2, QIAN Ling1, WANG Shou-yan2
(1.SchoolofElectronicandOpticalEngineering,NanjingUniversityofScienceandTechnology,Nanjing210094,China;2.SuzhouInstituteofBiomedicalEngineering,ChineseAcademyofSciences,Suzhou215011,China)
Aiming at requirements of high speed,real time,rapid development,realization of multi-functional complex algorithms in neural information processing,several current mainstream hardware development platforms for real-time processing are reviewed.The development process of neural information real-time processing and rapid development method of IP cores are reviewed.It is further elaborated that the requirements of rapid development of neural information real-time processing platform based on programmable system on chip from multi-platform connectivity,efficient conversion between development tools and standardized information processing libraries,and provide a reference for the study of rapid development of neural information real-time processing.
neural information processing; programmable system on chip; rapid development
10.13873/J.1000—9787(2017)11—0001—05
R 319
A
1000—9787(2017)11—0001—05
2016—08—17
國家自然科學(xué)基金資助項(xiàng)目(81471745);蘇州市神經(jīng)工程技術(shù)重點(diǎn)實(shí)驗(yàn)室項(xiàng)目(SZS01414);蘇州市醫(yī)療器械與新醫(yī)藥專項(xiàng)重點(diǎn)項(xiàng)目(ZXY201425)
湯雪嬌(1991-),女,碩士研究生,主要研究方向?yàn)樯窠?jīng)信息處理算法硬件實(shí)現(xiàn),E—mail:tangxuejiaozb@126.com。
王守巖(1972-),男,通訊作者,博士生導(dǎo)師,主要研究方向?yàn)樯窠?jīng)工程、神經(jīng)信息處理、腦深部刺激神經(jīng)調(diào)控,E—mail:swang@sibet.ac.cn。