王利斌 張會新 劉文怡

摘 要： 為了解決導(dǎo)彈飛行彈體遙測數(shù)據(jù)的高精度采集的問題，設(shè)計(jì)一種以FPGA為高精度的多參數(shù)采編存儲系統(tǒng)，系統(tǒng)主要由數(shù)據(jù)采集模塊、數(shù)據(jù)實(shí)時監(jiān)測模塊、數(shù)據(jù)存儲模塊組成，采集模塊對不同的模擬信號和數(shù)字信號進(jìn)行采集、編幀。實(shí)時監(jiān)測模塊能夠在采集過程中對數(shù)據(jù)進(jìn)行實(shí)時監(jiān)測，并通過長線完成與上位機(jī)通信，存儲模塊能實(shí)現(xiàn)硬回收和數(shù)據(jù)進(jìn)行回讀。為實(shí)現(xiàn)高精度采集存儲加速度計(jì)信號，研究了利用高精度A/D轉(zhuǎn)換器對加速度計(jì)信號進(jìn)行采集，對提高A/D轉(zhuǎn)換電路信噪比做出了分析，使其滿足精度范圍要求。實(shí)驗(yàn)結(jié)果表明，該采編存儲系統(tǒng)采集精度高、性能可靠。

關(guān)鍵詞： 彈載系統(tǒng)； 參數(shù)存儲系統(tǒng)； A/D轉(zhuǎn)換； 信噪比分析； 實(shí)時監(jiān)測； 加速度計(jì)信號

中圖分類號： TN965+.6?34； TP274 文獻(xiàn)標(biāo)識碼： A 文章編號： 1004?373X（2018）08?0049?04

Abstract： To resolve the problem of high precision acquisition of telemeasuring data for the missile′s flying projectile， a high?precision multi?parameter acquisition and storage system based on FPGA is designed. The system is composed of data acquisition module， data real?time monitoring module and data storage module. The acquisition module is adopted to collect and frame the different analog signals and digital signals. The real?time monitoring module can monitor the data in real time during data acquisition and achieve long line communication with the host computer. The storage module can realize hard recycling and data readback. To achieve high precision acquisition and storage of accelerometer signals， the accelerometer signal acquisition of high precision A/D converter is studied and improvement of the signal?to?noise ratio （SNR） for A/D conversion circuit is analyzed so that the precision scope requirement can be met. The test results show that the acquisition and storage system has high acquisition precision and reliable performance.

Keywords： missile?borne system； parameter storage system； A/D conversion； SNR analysis； real?time monitoring； accelerometer signal

0 引 言

近年來，隨著航空航天技術(shù)的迅猛發(fā)展，對各類飛行參數(shù)的信息量需求大增，同時對數(shù)據(jù)采集存儲設(shè)備提出了更高要求[1?2]。為了有效采集某型號導(dǎo)彈飛行彈體的工作參數(shù)，本文設(shè)計(jì)一種基于FPGA多通道采編存儲器，實(shí)現(xiàn)對3 路加速度信號、4路緩變信號、8路速變信號和1路PCM數(shù)據(jù)信號的高精度采編和實(shí)時監(jiān)測，并將數(shù)據(jù)存入以FLASH為核心的存儲模塊，完成飛行試驗(yàn)后實(shí)現(xiàn)數(shù)據(jù)回讀。

1 系統(tǒng)整體設(shè)計(jì)

依據(jù)模塊化的指導(dǎo)思想，將該采編存儲器分為數(shù)據(jù)采集模塊和數(shù)據(jù)存儲模塊、供電模塊、實(shí)時監(jiān)測模塊，各模塊相互獨(dú)立，系統(tǒng)總體設(shè)計(jì)如圖1所示。選取XC3S400?PQ208作為主控芯片[3?4]，將A/D轉(zhuǎn)換后的模擬信號與數(shù)字信號進(jìn)行混合編幀后存入FLASH模塊，采集過程中接收上位機(jī)命令字，對數(shù)據(jù)進(jìn)行實(shí)時監(jiān)測，本文主要介紹數(shù)據(jù)采集和實(shí)時監(jiān)測模塊功能的實(shí)現(xiàn)。

2 系統(tǒng)硬件設(shè)計(jì)

2.1 信號調(diào)理電路設(shè)計(jì)

由于加速度信號、速變信號、緩變信號均為模擬信號，需要進(jìn)行信號調(diào)理才能用于A/D模塊采集和轉(zhuǎn)換，模擬信號范圍均為0～5 V，無需信號放大，采用電壓跟隨進(jìn)行阻抗匹配即可，選取OPA4340作為運(yùn)算放大器。該芯片支持最低2.5 V輸入，最大頻帶相應(yīng)帶寬5 MHz，同時為了濾去系統(tǒng)高頻干擾，組件RC低通濾波實(shí)現(xiàn)低于150 kHz頻率信號的通過。

2.2 加速度信號A/D轉(zhuǎn)換電路設(shè)計(jì)

加速度是飛行過程中的重要參數(shù)，需要較高的測量精度[5?6]，系統(tǒng)要求A/D轉(zhuǎn)換精度至少為22位，本次設(shè)計(jì)選取逐次逼近類型的A/D轉(zhuǎn)換芯片AD7767和差分ADC驅(qū)動器。ADA4941?1用來組建高精度A/D轉(zhuǎn)換電路。AD7767是一款24 bit，最高采樣率為128 KSPS，最低功耗僅為15 mW，片內(nèi)具有FIR濾波功能的芯片。

由于AD7767采用全差分驅(qū)動，選取功耗低、噪聲小的ADA4941?1實(shí)現(xiàn)全差分驅(qū)動，該電路從單端信號源驅(qū)動AD7767，加速度信號Vina經(jīng)過電壓跟隨器后輸入ADA4941?1驅(qū)動器。硬件連接原理圖如圖3、圖4所示。

2.3 A/D信噪比分析

信噪比（SNR）是指實(shí)際輸入信號的均方根值與奈圭斯特頻率以下除諧波和直流以外所有其他

頻譜成分的均方根和之比，分貝（dB）表示。信噪

比公式為20lg[VSVN，]其中[VS]表示輸入信號值、[VN]表示噪聲電壓的“有效值”[7]。AD7767的噪聲主要來自硬件電路模擬輸入端，為獲得較高信噪比需使驅(qū)動增益盡量低，本次設(shè)計(jì)在VIN+和VIN-的輸入端增加RC低通濾波器，選用C6與R8構(gòu)成低通濾波，截止頻率為：

2.4 速變、緩變A/D電路設(shè)計(jì)

將調(diào)理后的速變信號和緩變信號通過模擬電子開關(guān)選通一路送往A/D轉(zhuǎn)換電路進(jìn)行信號采集，模擬開關(guān)選用的是ADG706，可通過4位二進(jìn)制地址線A[3：0]實(shí)現(xiàn)16路通道選通，開關(guān)的切換速度[9]可達(dá)50 ns。

采集8路頻率為50 kHz的速變信號和4路采樣頻率為10 kHz的緩變信號，轉(zhuǎn)換精度為8位，總采樣率為280 kHz，由于AD7767最高采樣率只有128 kHz，無法滿足采樣要求，所以選取12位并行逐次逼近型AD7492作為A/D轉(zhuǎn)換器，其最高采樣率達(dá)到1.25 MSPS，具有功耗低、速度高等特點(diǎn)，滿足設(shè)計(jì)要求。原理圖如圖5所示。

2.5 PCM接收電路設(shè)計(jì)

由于遙測系統(tǒng)以DS26C32產(chǎn)生RS 422差分電平方式進(jìn)行數(shù)據(jù)發(fā)送，所以接收端采用RS 422差分接收芯片將串行數(shù)據(jù)寫入FPGA內(nèi)部FIFO進(jìn)行緩存。長線傳輸考慮線上阻抗，設(shè)計(jì)中選用100 Ω電阻差分線匹配電阻[7]。數(shù)字量接收電路原理圖如圖6所示。

2.6 實(shí)時監(jiān)測單元設(shè)計(jì)

實(shí)時監(jiān)測時，由于發(fā)送和接收口速率不匹配，不能直接將采編后數(shù)據(jù)回傳上位機(jī)，選取容量較大的FIFO芯片IDT72V19160實(shí)現(xiàn)模擬量和數(shù)字量的緩存[9]。該芯片容量為64 kB，速度可達(dá)100 MHz。

3 系統(tǒng)軟件設(shè)計(jì)

3.1 模擬量數(shù)據(jù)混合編幀

混合編幀按照模擬量采樣頻率的倍數(shù)關(guān)系進(jìn)行采樣，3路加速度計(jì)的采樣率為1 kHz，4路緩變信號采樣率為10 kHz，8路速變信號為50 kHz，選取加速度信號作為基準(zhǔn)，加速度信號出現(xiàn)1次，緩變信號出現(xiàn)10次，速變信號出現(xiàn)50次，編幀表如表1所示。表1中：SB1～SB4、HB1～HB8和AS11～AS23分別表示速變信號、緩變信號和加速度計(jì)信號；AS11，AS12和AS13分別是第一路加速度信號的高8位、中8位和低8位，共24位數(shù)據(jù)；在一幀數(shù)據(jù)內(nèi)增加緩變小幀標(biāo)志14 6F和幀標(biāo)志EB 90。

3.2 PCM數(shù)據(jù)接收和緩存

PCM數(shù)據(jù)流的每一個數(shù)據(jù)都對應(yīng)CLK時鐘，每幀數(shù)據(jù)與一個幀同步信號對應(yīng)，在時鐘上升沿對應(yīng)數(shù)據(jù)開始位，接收端根據(jù)判斷上升沿接收數(shù)據(jù)，將數(shù)據(jù)依次移入8位數(shù)據(jù)寄存器實(shí)現(xiàn)串并轉(zhuǎn)換，方便后續(xù)編幀。將PCM數(shù)據(jù)直接緩存到FPGA內(nèi)部RAM塊，通過調(diào)用IP核來實(shí)現(xiàn)[10]，如圖8所示，將深度設(shè)為2 048即可實(shí)現(xiàn)2 kB緩存的調(diào)用。

3.3 數(shù)據(jù)實(shí)時監(jiān)測的實(shí)現(xiàn)

模擬量數(shù)據(jù)添加幀頭0x5A和0x55，PCM解碼數(shù)據(jù)添加幀頭0x14和0x67。實(shí)時監(jiān)測選擇挑幀回傳的方式，將接收到的模擬量和數(shù)字量每隔一定容量向回傳上位機(jī)界面顯示。將模擬數(shù)據(jù)和解碼后PCM的數(shù)據(jù)各取252 B寫入緩存FIFO。根據(jù)FIFO讀/寫數(shù)據(jù)有先進(jìn)先出的工作特點(diǎn)，如果采用判半滿標(biāo)志的方式來進(jìn)行數(shù)據(jù)讀取，則在切換通道時，緩存中的數(shù)據(jù)仍為通道切換前的數(shù)據(jù)直接上傳至上位機(jī)，導(dǎo)致數(shù)據(jù)分析過程出錯，不宜采用；而采用判空標(biāo)志的方式來讀取數(shù)據(jù)，當(dāng)緩存中有數(shù)據(jù)時即可將其讀出，并通過長線上傳至上位機(jī)。因此，本設(shè)計(jì)采用判空有效來實(shí)現(xiàn)數(shù)據(jù)讀取。

4 測試結(jié)果顯示

圖9為讀取的一幀模擬量數(shù)據(jù)，模擬量數(shù)據(jù)的幀頭標(biāo)志位EB 90， 14 6F為緩變信號小幀標(biāo)志，用來區(qū)分速變信號、緩變振動信號和加速度信號。

圖10為上位機(jī)回讀到的模擬量數(shù)據(jù)與PCM數(shù)據(jù)，模擬量數(shù)據(jù)的幀頭標(biāo)志為5A 55，PCM數(shù)據(jù)的幀頭標(biāo)志為14 67，幀頭標(biāo)志之間有256 B的數(shù)據(jù)。經(jīng)上位機(jī)讀取對比，與測試臺發(fā)送的PCM數(shù)據(jù)一致，滿足PCM接收解碼的要求。

5 結(jié) 語

本文設(shè)計(jì)的采編系統(tǒng)采用模塊化的思想，完成模擬量和數(shù)字量的采集和實(shí)時監(jiān)測功能，各項(xiàng)指標(biāo)滿足任務(wù)要求，任務(wù)要求全部實(shí)現(xiàn)?，F(xiàn)已成功應(yīng)用于某模型彈上試驗(yàn)，工作性能穩(wěn)定。

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