馬勝 李振濤 陸洪毅 王志英 劉必慰

摘要：VLSI設計人才的培養(yǎng)對理論性和實踐性要求都很高，國防科技大學自2012年起就開設了《VLSI設計綜合實踐》課程以提升所培養(yǎng)人才的VLSI設計工程實踐能力。課程通過將理論講授與實驗環(huán)節(jié)交叉設置加深學生對理論知識的理解，提高學生的實踐能力。針對業(yè)界最新發(fā)展趨勢，教學團隊持續(xù)對課程教學方法、教學內容、實驗設置和實驗環(huán)境進行改革，取得了良好的教學效果。本文對課程教學實踐和改革情況進行總結。

關鍵詞：VLSI設計；實踐教學；BOPPPS；卷積運算加速器

中圖分類號：G642.0 文獻標志碼：A 文章編號：1674-9324（2018）39-0136-06

一、引言

集成電路產業(yè)是支撐經濟社會發(fā)展和保障國家安全的戰(zhàn)略性、基礎性和先導性產業(yè)，也是工業(yè)經濟的命脈產業(yè)。當前，我國已成為全球第三大集成電路產品制造國，正在從一個集成電路“消費大國”變成“生產大國”，形成了以集成電路技術為基礎的集成電路設計、芯片制造、芯片封裝協(xié)調發(fā)展的局面。目前我國集成電路專業(yè)人才培養(yǎng)取得一定成績的同時，也面臨著巨大的問題。我國雖然已成為集成電路產品的生產大國，但還不是強國，大而不強的特征反映在核心技術沒有掌握在自己手中，造成這種局面的主要原因是傳統(tǒng)的人才培養(yǎng)模式不能適應產業(yè)發(fā)展的需要。集成電路人才培養(yǎng)的一個顯著特色是對理論性和實踐性要求都非常高[1]。傳統(tǒng)人才培養(yǎng)模式重理論輕實踐，重講授輕動手，造成所培養(yǎng)的人才理論研究能力較強，工程實踐能力較弱，理論和實踐相脫節(jié)，無法滿足集成電路產業(yè)急速發(fā)展對工程實踐人才的迫切需求。針對這種情況，教育部等七部門于2016年5月發(fā)布了“關于加強集成電路人才培養(yǎng)的意見”，重點強調了要提高集成電路人才培養(yǎng)過程中的實踐實訓水平。在產業(yè)界的推動和上級主管部門的重視下，我國很多高校都相繼開展了集成電路實踐課程的建設，其中國防科技大學計算機學院于2012年開始就面向微電子學與固體電子學專業(yè)的工程碩士研究生開設了《VLSI設計綜合實踐》課程，以提高研究生的集成電路設計工程實踐能力。

課程教學目標是使學生理解VLSI設計流程中的各個環(huán)節(jié)的基本原理，熟悉和掌握VLSI設計流程中多種EDA工具的使用。課程內容涵蓋了從前端RTL設計和驗證，到后端布局布線和物理驗證的VLSI設計完整流程。課程教學將理論講授和實驗環(huán)節(jié)交叉設置，通過實驗環(huán)節(jié)提升學生對理論知識的理解和實踐能力。在課程五年的發(fā)展歷程中，教學團隊不斷提升課程教學水平，持續(xù)對課程的教學方法、教學內容、實驗設置和實驗環(huán)境等進行改革。首先，將國際前沿的BOPPPS教學模式[2-4]引入到課程教學中，將教學方式從“以教師為中心”轉換到“以學生為中心”。其次，追蹤VLSI設計領域最新發(fā)展趨勢，將UVM驗證方法學[5]引入到課程教學中；針對功耗已成為VLSI設計的首要限制因素[6]，在教學中強調從RTL級到門級的低功耗設計技術。最后，針對近年各種神經網(wǎng)絡加速器層出不窮的情況[7]，課程將實現(xiàn)卷積運算加速器作為大作業(yè)。本文對課程五年來的教學實踐和改革情況進行了總結。

二、國內外相關課程設置和教學情況

為提升所培養(yǎng)人才的VLSI設計實踐能力，國內外知名大學均開設VLSI設計實踐類課程。各所高校根據(jù)自身的專業(yè)設置和特色，在實踐類課程方面各有側重和不同，本節(jié)簡要介紹美國斯坦福大學、加州伯克利大學、加拿大多倫多大學、英國南安普頓大學和復旦大學等國內外知名大學所開設的VLSI設計實踐類課程的教學內容和方法。

1.美國斯坦福大學的《Design Projects in VLSI Systems》課程.該課程是斯坦福大學電子工程系（Department of Electrical Engineering）面向研究生開設的課程，教學目標是使學生掌握芯片流片前的完整設計流程，要求學生使用現(xiàn)代VLSI設計方法和EDA工具完成芯片從RTL設計到布局布線的完整流程，實驗基于90nm工藝展開。教學內容包括：使用Verilog HDL語言對芯片進行RTL級描述，對設計進行測試驗證，基于標準單元庫對設計進行綜合，對設計進行布局布線。課程鼓勵學生設計模擬信號與數(shù)字信號混合芯片。

2.美國加州伯克利大學的《VLSI Systems Design》課程。該課程是加州伯克利大學計算機科技系（Department of Computer Science）面向本科生和研究生開設的課程。教學目標是使學生熟悉VLSI設計的標準流程，同時能對設計的面積/性能/能耗等方面進行權衡，并對設計的微體系結構進行探索。與其他大學使用Verilog HDL對硬件結構進行描述不同，課程使用伯克利大學自己開發(fā)的開源硬件構建語言ChiSel對設計進行描述。課程講授內容包括CAD工具簡介、ChiSel語言簡介、ASIC設計流程、電路和系統(tǒng)時序、功耗和面積分析、存儲單元設計。每名學生需單獨完成4次實驗，依次是：ChiSel語言的入門、面向SHA3加密算法的加速器實現(xiàn)及基于VCS軟件的功能驗證、SHA3加速器的流水化及基于Design Compiler的綜合、SHA3加速器存儲單元的設計權衡及基于ICC的布局布線。最后，課程要求學生以2人為一組，完成一個大作業(yè)，內容可以是實現(xiàn)專用加速器或對RISC-V處理器的微體系結構進行探索。

3.加拿大多倫多大學的《VLSI Systems and Design》課程。該課程是多倫多大學電子與計算機工程系（Department of Electrical and Computer Engineering）面向研究生開設的課程。教學目標是使學生掌握VLSI設計的原理和實現(xiàn)流程。授課內容涵蓋深納微米工藝下的設計、時鐘和功耗控制、CAD工具和算法、集成電路的模擬、驗證、測試和設計方法學。課程包含6個實驗，兩名學生一組完成實驗，實驗1是一個加法器的設計和布局布線，實驗2-5完成一個四位微處理器的設計和布局布線，其中實驗2和實驗3使用定制設計方式完成處理器數(shù)據(jù)通路的設計，實驗4使用標準單元庫完成處理器控制通路的設計，并使用Synopsys Design Analyzer對設計進行邏輯綜合，實驗5將數(shù)據(jù)通路和控制通路整合在一起，并使用Cadence First Encounter對整體設計進行布局布線。實驗6對設計進行靜態(tài)時序分析。

4.英國南安普頓大學的《VLSI Design Project》課程。該課程是南安普頓大學電子與計算機科技系（Department of Electronics and Computer Science）面向研究生開設的課程。教學目標是使學生熟悉基于標準單元庫的VLSI設計的完整流程。課程包括4次授課和10次實驗，授課內容分別是邏輯綜合、布局布線、布局布線后仿真和片上系統(tǒng)設計。實驗以3—4名學生為一組，基于0.35 um工藝完成一個簡單計算器芯片的設計。所實現(xiàn)的計算器要能支持加減乘除四則運算，支持16位、24位和32位數(shù)據(jù)精度。實驗內容涵蓋概要設計規(guī)劃、行為級描述、邏輯綜合、布局布線、布局布線后仿真。課程將選擇部分最好的設計進行流片驗證。

5.復旦大學的《專用集成電路設計方法實驗》課程。該課程是復旦大學的《專用集成電路設計方法》課程的配套實驗課程，是向集成電路設計方向的本科生重點推薦的一門課程。課程教學內容主要包括ASIC設計流程的描述、綜合、深壓微米設計方法、布局布線、可測性設計等。教學過程中學生需要完成的實驗包括利用EDA工具對CMOS反相器進行電路設計和仿真，并對反相器進行版圖設計和版圖驗證。從上述分析可以看出，國內外高校在開設VLSI設計實踐類課程時都強調對VLSI設計完整流程的熟悉和掌握，實驗內容涵蓋從前端概要設計到后端布局布線的過程。但各所高校也結合自己的專業(yè)特色設計教學和實驗內容。比如，伯克利大學有悠久的計算機體系結構研究傳統(tǒng)，更重視微體系結構的探索，同時他們也要求學生使用該大學自己開發(fā)的開源硬件構建語言ChiSel，也希望學生在完成大作業(yè)時能著眼于優(yōu)化該大學自己推出的開源RISC-V處理器。又如，各所高校的實驗案例各有不同，多倫多大學要求學生實現(xiàn)一個完整的4位微處理器，南安普頓大學要求學生實現(xiàn)一個簡單計算器，斯坦福大學鼓勵學生設計模擬和數(shù)字信號混合的芯片，復旦大學通過對CMOS反相器的設計和仿真加深學生對專用集成電路設計方法的理解和掌握。國防科技大學的《VLSI設計綜合實踐》課程的設計充分借鑒吸收了上述多所大學相關課程的設置，并進行了符合自己特色的創(chuàng)新。

三、課程內容

（一） 教學目標

國防科技大學《VLSI設計綜合實踐》課程是該校計算機學院微電子與微處理器研究所面向微處理器設計專業(yè)和計算機體系結構專業(yè)的研究生開設的實踐課程。課程教學目標是通過對VLSI設計流程從前端RTL設計到后端布局布線的學習和實踐，使學生理解VLSI設計流程中的各個環(huán)節(jié)的基本原理，熟悉和和掌握VLSI設計流程中多種EDA工具的使用，一方面為從事科學研究的學生進一步在微處理器設計和計算機體系結構領域展開科學研究提供VLSI設計方面的理論和實踐指導，另一方面為從事工程實踐的學生下一步在VLSI設計領域就業(yè)奠定一定的工程基礎。

（二）教學體系

圖1描述了《VLSI設計綜合實踐》課程的教學體系，課程包括36個學時，分為四講內容，分別是RTL設計與驗證、邏輯綜合與靜態(tài)時序分析、全定制和半定制結合設計、布局布線和物理驗證。課程總體將理論講授與實驗環(huán)節(jié)交叉設置，每一講都是先進行理論知識講授，之后進行相應的實驗加深對理論知識的理解，課程以一個加法器陣列的設計貫穿所有四次實驗環(huán)節(jié)。四講的具體內容如下。

1.RTL設計與驗證。主要講授基于Verilog HDL語言的RTL設計方法學和覆蓋率驅動的驗證策略。由于選修本課程的學生已普遍具備一定的Verilog HDL語言的知識，因此課程不講授Verilog HDL語言的基礎知識，而是直接面向工程實踐需求，集中講授層次化設計方法，強調可綜合的代碼編寫風格，指出代碼編寫中易犯的錯誤，如生成不必要的latch等。覆蓋率驅動的驗證主要講授基于覆蓋率的驗證方法學。本講配套實驗是使用Verilog HDL語言編寫一個具備特定功能的加法器陣列，要求采用流水線方式盡量降低加法器數(shù)量，實驗使用Cadence公司的NC-Verilog模擬器對加法器陣列進行模擬驗證，覆蓋率驅動基于NC-Verilog自帶的Incisive Comprehensive Coverage （ICC）工具進行。

2.邏輯綜合與靜態(tài)時序分析。首先講授邏輯綜合的原理，著重強調各種綜合約束條件和環(huán)境變量的設置，其次講授靜態(tài)時序分析原理，著重強調基于路徑的靜態(tài)時序分析方法以及單元延遲模型和線延遲模型。本講配套實驗是使用Synopsys公司的Design Compiler工具對第一次實驗實現(xiàn)的加法器陣列進行綜合優(yōu)化，之后使用Synopsy公司的PrimeTime工具對綜合后網(wǎng)表進行靜態(tài)時序分析。綜合是基于一款商用0.13 um工藝庫進行的。

3.全定制和半定制結合設計。講授內容包括寄生參數(shù)提取、功能驗證、幾何視圖LEF文件提取、時序視圖LIB文件提取。本講配套實驗是設計一個全定制加法器，并將其應用到加法器陣列中。實驗過程使用Synopsys公司的StarRC和NanoSim對全定制加法器進行LIB提取，使用Cadence公司的Abstract對全定制加法器進行LEF提取，采用全定制和半定制相結合的方式對加法器陣列重新進行邏輯綜合。

4.布局布線與物理驗證。講授內容包括布局布線流程介紹、初始化布局、IO布局、宏單元布局、電源規(guī)劃、標準單元布局、全局布線、布線后優(yōu)化、物理驗證等。本講配套實驗是使用Cadence公司的SoC-Encounter工具對前面得到的加法器陣列的邏輯綜合網(wǎng)表進行布局布線，使用Mentor公司的Calibra工具對物理設計進行驗證。

（三）教學團隊和實驗環(huán)境

本課程教學內容涵蓋了從前端邏輯設計到后端布局布線的VLSI設計完整流程，涉及知識面廣泛，使用的EDA工具較多，因此對本課程教學團隊的水平和能力提出了較高要求。本課程教學團隊由三名教師組成，其中一名教師負責第一講和第二講的內容，另外兩名教師分別負責第三講和第四講的內容。教師都來自于學校微電子與微電子研究所的工程實踐團隊，均具有博士學歷和豐富VLSI設計理論知識，同時長期從事軍用DSP和CPU芯片的設計，具備豐富的VLSI設計實踐經驗，對設計流程和各類EDA軟件非常熟悉。課程在課內安排了實驗時間，但考慮到實驗需使用的EDA軟件種類眾多，功能較復雜，課內實驗時間遠遠不夠。為方便學生課外實驗，教學團隊設計了基于VMware Workstation的虛擬機平臺，在虛擬機內部安裝了RedHat Linux操作系統(tǒng)，在該操作系統(tǒng)上安裝了課程所需的多種EDA軟件，包括NC-Verilog、Design Compiler、StarRC、NanoSim、Abstract、SoC-Encounter和Calibra等。同時將綜合所使用的0.13 um工藝庫拷貝到虛擬機系統(tǒng)中。通過這種方式，學生只需將虛擬機鏡像文件拷貝到自己的PC機上就可以使用，避免了安裝各種EDA軟件的復雜過程，有利于學生將精力集中在課程實驗上。

四、教學改革情況

自課程開設以來，為提升教學效果，教學團隊不斷借鑒吸收先進教學方法，緊跟VLSI設計的最新發(fā)展趨勢，在教學方法、教學內容、實驗內容和實驗環(huán)境等方面進行了大量改革，本節(jié)對這些改革的具體情況進行描述。

（一）教學方法改革

長期以來，傳統(tǒng)教學方法采用“以教師為中心”的教學模式，一味強調教師如何有效地傳授知識，而忽略了學生的認知過程，導致教學過程中存在諸如教學目標不明確、學生參與度不夠、對知識理解困難等問題。為此，本課程教學團隊將國際上先進的BOPPPS教學模式引入到教學中。根據(jù)學生注意力只能持續(xù)集中約15分鐘的自然規(guī)律，BOPPPS模式將課堂教學切割為15分鐘左右的多個教學小單元，規(guī)劃為六個階段，如表1所示。

教學團隊在開展理論授課時按照BOPPPS模式實施。每次授課前，教學團隊都增加了導入環(huán)節(jié)。比如，課程第一次課的時候給學生講授了從沙子變成芯片的過程，激發(fā)了學生的好奇心，調動了學生學習這門課程的積極性。又如，在講授邏輯綜合這一講內容時，通過“抖包袱”的方式開始課堂的內容，先給出一段Verilog HDL語言的代碼，提問這段代碼是怎么變成實實在在可見的芯片的，讓學生帶著問題學習。通過在每次理論授課時增加導入環(huán)節(jié)，抓住了學生的注意力，提高了學生學習的主觀能動性，課堂教學效果得到顯著提升。基于參與式學習模式，教師在課堂教學過程中引入了研討環(huán)節(jié)，具體分為兩類，一是隨機研討，即在授課過程中教師隨機拋出一個問題，組織學生現(xiàn)場進行研討，之后進行講評和總結。比如，在教授RTL設計這一講時，教師隨機拋出如何設計異步對接FIFO這個問題。隨機研討能很好地改善教學過程中教師與學生的互動，增強學生學習的積極性。第二類研討是專題研討，由于國防科技大學的研究生授課采用三學時制，在連續(xù)進行兩學時的聽課之后，學生已有所疲勞，注意力也難以集中，因此教學團隊一般將第三個學時安排為專題研討課，研討內容在上次課時布置好，研討題目包括：CRC校驗碼產生器的設計與實現(xiàn)、隨機數(shù)產生電路的設計、Power-gating電路的設計等。教師鼓勵所有學生參與研討，允許聽報告的學生隨時打斷正在報告的學生參與研討，提高所有學生的參與度。由于本課程是一門實踐類課程，在之前的教學模式中，基本沒有布置課后作業(yè)。但是BOPPPS教學模式強調對學習內容進行后測試，檢驗教學成果，因此教學團隊特意在每次理論授課環(huán)節(jié)設計了一些課后習題，考查學生對理論授課的掌握水平。這些習題包括Verilog HDL語言的常見錯誤的糾錯、綜合約束條件的設置、布局布線的端口擺放規(guī)則等。通過對學生答題情況進行評閱，教師能準確掌握學生對知識的接受水平和學習進度，并及時對后續(xù)教學內容進行調整。

（二）教學內容改革

VLSI設計是一個發(fā)展非常迅速的行業(yè)，新的設計方法和驗證技術不斷出現(xiàn)，同時設計也面臨著各種新的挑戰(zhàn)，教學團隊緊跟業(yè)界最新發(fā)展趨勢，對教學內容進行改革，具體如下。

首先，以UVM驗證方法學為代表新型驗證技術已成為業(yè)界事實上的驗證標準[5]，相比于傳統(tǒng)激勵測試反饋的驗證模式，UVM驗證方法學的效率更高，對代碼的覆蓋更為全面。因此課程教學引入了UVM驗證方法學的內容，以工程實踐中某軍用DSP中DMA部件的UVM驗證平臺為案例向學生詳細講解了UVM驗證的過程，并要求學生在實驗環(huán)節(jié)增加UVM驗證平臺的實現(xiàn)。其次，隨著VLSI集成度的提升，功耗已成為限制芯片規(guī)模的最重要因素，低功耗設計越來越受到業(yè)界的重視[6]。課程教學中增加了低功耗設計的內容，包括體系結構級的低功耗設計技術、RTL編碼級的低功耗設計和邏輯綜合中的低功耗設計。通過這些內容的學習，初步培養(yǎng)了學生進行低功耗設計的相關能力。最后，在課程早期教學中，比較重視對學生掌握EDA工具能力的培養(yǎng)，忽視了對設計的微結構進行探索的能力，為此，教學團隊在課程教學和實驗環(huán)節(jié)增加了對微結構進行探索的內容。比如，要求學生比較采用寄存器文件和Memory Compiler生成的存儲單元實現(xiàn)不同規(guī)模FIFO的面積、功耗和延遲開銷。又如，要求學生實現(xiàn)不同的加法器算法，并比較它們在各種不同綜合約束條件下面積、功耗和時序的關系。

（三）實驗設置改革

課程早期教學將課程分成四講，每講設計單獨的實驗環(huán)節(jié)，學生在做完每一講的實驗后，較難將其與以前的實驗串聯(lián)起來，導致知識視野缺乏全局觀，理解掌握不牢固。為此教學團隊在課程中引入了大作業(yè)環(huán)節(jié)。大作業(yè)內容的選取緊跟業(yè)界發(fā)展趨勢，針對神經網(wǎng)絡加速器設計已成為業(yè)界熱點[7]，教學團隊2017年設計的大作業(yè)是要求學生實現(xiàn)一個卷積運算加速器，包括RTL設計驗證、邏輯綜合、布局布線和物理驗證。在深度學習神經網(wǎng)絡中，卷積運算占所有操作的絕大部分。比如，在圖2給出的典型LeNet-5神經網(wǎng)絡中，兩個卷積層的運算占所有運算的85%[8]。卷積運算涉及到對大量數(shù)據(jù)的操作，如在圖2的LeNet-5神經網(wǎng)絡中包含大量的輸入特征圖、輸出特征圖和卷積核。因此，卷積運算加法器設計面臨的主要挑戰(zhàn)是存儲體系和數(shù)據(jù)搬移機制的設計，通過完成這個大作業(yè)也提升了學生進行芯片體系結構設計的能力。

大作業(yè)以2人一組的方式進行，其中一人負責前端RTL設計驗證以及邏輯綜合工作，一人負責后端布局布線和物理驗證。在第一次課的時候教師就將大作業(yè)題目布置給所有學生，學生按照自愿原則分組，在最后一次課之前每個組提交一份大作業(yè)報告，并在最后一次課的時候進行匯報和演示，教師和其他學生進行點評。從現(xiàn)場情況看，由于所選取的大作業(yè)是業(yè)界熱點，學生參與積極性很高，討論氣氛熱烈，參與報告的同學獲得了一次在教師和同學面前展示自己學習成果的鍛煉機會，其他同學也從中學習了更好的思路和方法，達到了以作業(yè)促學習的目的。對于做得比較好的小組，在課程結束后教師鼓勵他們繼續(xù)將工作完善，力爭發(fā)表一篇學術論文或申請一篇國家發(fā)明專利。由于所選取的大作業(yè)題目是一個研究熱點，與很多學生的研究課題有一定的吻合，因此大部分同學都完成得較好，其中有兩個小組以大作業(yè)設計為基礎發(fā)表了學術論文，有一個小組的同學將自己的設計申請了國家發(fā)明專利，較好地達到了教學目標。

（四）實驗環(huán)境的改革

課程早期教學中使用基于VMware Workstations虛擬機的實驗環(huán)境，雖然方便學生課外進行實驗，但是安裝的EDA軟件版本普遍偏舊，同時受限于學生個人PC的性能，不能展開較大規(guī)模的設計。此外，虛擬機中包含的是0.13 um的工藝庫，雖然足以用于課堂實驗，但是用于大規(guī)模VLSI設計相對比較落伍，尤其是學生需要以大作業(yè)為基礎發(fā)表學術論文時，工藝庫的落伍會在一定程度阻止論文被接收。為了方便學生開展大作業(yè)實驗，教學團隊申請微電子與微處理器研究所開放了部分高性能EDA服務器的賬號供學生使用，這些高性能服務器上安裝了更為先進的EDA軟件和更為先進的工藝庫，足以滿足學生完成大作業(yè)，甚至發(fā)表學術論文的需求，學生可以通過校園內部網(wǎng)連接到這些服務器上。

五、教學效果

課程通過將理論講授與實驗環(huán)節(jié)交叉設置的方式，既提升了學生從事VLSI設計的理論水平，又提高他們的實踐能力。課程自開設以來受到越來越多學生的歡迎，選修該課程的學生數(shù)量也從最初2012年的30人左右增加到2017年的70人左右。選修該課程的學生類型從2012年最初開設時所面向的非軍人工程碩士研究生擴展到軍人和非軍人工學碩士研究生，甚至部分低年級軍人博士研究生也選修了這門課程。選修課程的學生專業(yè)類型也從微電子專業(yè)擴展到計算機科學與技術專業(yè)，甚至學院一些從事計算機體系結構研究的導師要求自己的研究生必須選修本課程。學生通過學習本課程收獲了VLSI設計實踐的第一手經驗，也熟悉了大量EDA軟件的使用方法，對于后續(xù)的工程實踐和科學研究都有較大的幫助。比如，對于工程碩士而言，本課程的學習相當于進行了一個崗前培訓。又如，對于從事計算機體系結構研究的學生而言，本課程使用的Design Compiler等工具是其從事研究時必須掌握的工具，通過學習本課程，提前熟悉了該工具的原理和使用方法，對于其后續(xù)科研工作很有幫助。教學團隊持續(xù)對課程授課方式、授課內容等進行改革，課程教學團隊每年都對選修本課程的學生進行調查，絕大部分學生都對課程的教學方式和教學內容表示出認同，也表示自己通過選修本課程學習到很多對自己今后學習工作有用的知識。

六、結語

本文對國防科技大學計算機學院開設的《VLSI設計綜合實踐》課程的教學實踐與改革情況進行了描述。該課程著眼于提升學生的VLSI設計工程實踐能力，課程內容涵蓋自前端RTL設計與驗證到后端布局布線的VLSI設計的完整流程，課程教學采用理論講授與實驗實踐交叉設置的方式加深學生對理論知識的理解和運用。在5年的教學實踐中，課程教學團隊緊跟業(yè)界最新發(fā)展趨勢，對課程教學方法、教學內容、實驗設置和實驗環(huán)境等多方面進行了改革，取得了良好的教學效果。

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