廖超平

摘 要：本文以四位十進(jìn)制數(shù)為例，分析了N位BCD-二進(jìn)制轉(zhuǎn)換算法，并以此算法為根據(jù)，應(yīng)用VHDL語言設(shè)計了一種實(shí)現(xiàn)N位BCD-二進(jìn)制轉(zhuǎn)換的電路。本設(shè)計的基本循環(huán)是將BCD碼表示中各個數(shù)碼往右邊移動一位，每個十進(jìn)制位的8421表示中權(quán)為1的位的數(shù)碼都移到低1位十進(jìn)制位的8421表示中重新組合成新的8421表示，而最低一位十進(jìn)制位的8421表示中權(quán)為1的位的數(shù)碼則移出8421表示成為二進(jìn)制表示。

關(guān)鍵詞：BCD-二進(jìn)制轉(zhuǎn)換 VHDL 移位

中圖分類號：TP303 文獻(xiàn)標(biāo)識碼：A 文章編號：1672-3791（2018）05（a）-0003-03

相當(dāng)大一類的數(shù)字系統(tǒng)的人機(jī)交互存在數(shù)據(jù)輸入，使用者習(xí)慣數(shù)據(jù)表達(dá)為十進(jìn)制（BCD）碼形式，而數(shù)字系統(tǒng)內(nèi)部則以二進(jìn)制為方便。所以，在使用VHDL設(shè)計數(shù)字系統(tǒng)時多位BCD-二進(jìn)制轉(zhuǎn)換電路是必需的。多位BCD-二進(jìn)制轉(zhuǎn)換電路在各種有人工數(shù)據(jù)輸入的系統(tǒng)，比如：智能儀表、電子秤和數(shù)控機(jī)床等數(shù)字系統(tǒng)的設(shè)計中廣泛使用。

1 N位BCD-二進(jìn)制轉(zhuǎn)換算法分析

下面以四位十進(jìn)制數(shù)字的BCD-二進(jìn)制轉(zhuǎn)換為例分析多位BCD-二進(jìn)制轉(zhuǎn)換算法。四位十進(jìn)制數(shù)字M的BCD碼表示的一般表達(dá)式如下：

M：A33A32 A31A30 A23A22 A21A20 A13A12 A11A10 A03A02 A01A00

（其中Aij=0或1，i=0，1，2，3；j=0，1，2，3）

它表示數(shù)字大小為：

M=（A33·23+A32·22+A31·21+A30）·103+（A23·23+A22·22+A21·21+A20）·102+（A13·23+A12·22+A11·21+A10）·101+（A03·23+A02·22+A01·21+A00）

先討論后面兩項之間的變換：

（A13·23+A12·22+A11·21+A10）·101+（A03·23+A02·22+A01·21+A00）

=（A13·23 +A12·22 + A11·21）·101+（A10·101+ A03·23 +A02·22 + A01·21） + A00

=（A13·22 +A12·21 + A11）·101·2 +（A10·23 + A03·22 +A02·21 + A01- A10·3）·2 + A00

以上變換是把十進(jìn)制個位的BCD碼8421表示中的權(quán)為1的這位右移出十進(jìn)制個位的BCD碼8421表示，而將十進(jìn)制十位的BCD碼8421表示中的權(quán)為1的這位右移出十進(jìn)制十位的BCD碼8421表示，進(jìn)入個位的BCD碼8421表示中重新組成新的個位的BCD碼8421表示：

（B03·23+B02·22+B01·21+B00）=（A10·23+A03·22+A02·21+A01-A10·3）

其中項-A10·3表示：在A10=1時需要減去3（用二進(jìn)制表示是11），在A10=0時則需要減去0，并且這種運(yùn)算只在個位的BCD碼8421表示內(nèi)部進(jìn)行。

對更高位做同樣的變換得到表達(dá)式如下：

M=[（B33·23+B32·22+B31·21+B30）·103+（B23·23+B22·22+B21·21+B20）·102+（B13·23+B12·22+B11·21+B10）·101+（B03·23+B02·22+B01·21+B00）+B-1·2-1]·2

這里：B-1= A00，

B03·23+B02·22+B01·21+B00=A10·23+A03·22+A02·21+ A01-A10·3

B13·23+B12·22+B11·21+B10=A20·23+A13·22 + A12·21+A11-A20·3

B23·23+B22·22+B21·21+B20=A30·23+A23·22+A22·21+ A21-A30·3

B33·23+B32·22+B31·21+B30=0·23+A33·22+A32·21+ A31-0·3

其中B33=0。這樣一輪變換表示M的BCD碼表示中各個數(shù)碼往右邊移動一位，每個十進(jìn)制位的8421表示中權(quán)為1的位的數(shù)碼都移到低1位十進(jìn)制位的8421表示中重新組合成新的8421表示，新的一輪8421表示與原來一輪8421表示的關(guān)系如上。

如果右移1位數(shù)碼表示除以2的話，B-1= A00成為M的最低的1位二進(jìn)制表示數(shù)碼。

重復(fù)一次以上一輪變換得到M的最低2位二進(jìn)制表示數(shù)碼：C-1= B00，C-2=B-1= A00。

這樣重復(fù)16輪變換，依次用Aij，Bij，B-k，Cij，C-k，…，Gij，G-k（i，j=0，1，2，3）來表示各輪變換的二進(jìn)制數(shù)碼，就得到M的二進(jìn)制表示所有的數(shù)碼。因Gij=0（i，j=0，1，2，3），所以，

M=[G-1·2-1+ G-2·2-2+ G-3·2-3+…+ G-16·2-16] ·216

= G-1·215+ G-2·214+ G-3·213+…+ G-16。

G-16= A00，G-15= B00，…，G-1= F00。

2 N位BCD-二進(jìn)制轉(zhuǎn)換電路原理框圖

以四位十進(jìn)制數(shù)字為例，N位BCD-二進(jìn)制轉(zhuǎn)換電路原理框圖如圖1所示。

A[15..0]是四位十進(jìn)制數(shù)的BCD輸入，ck是移位時鐘，ret為復(fù)位，共有四個BCD-bit單元。每個單元負(fù)責(zé)一位BCD數(shù)碼的移位和減3或減0操作。轉(zhuǎn)換過程是先并行輸入四位十進(jìn)制數(shù)的BCD碼，然后復(fù)位。奇次時鐘到來時移位，偶次時鐘到來時4個單元各自進(jìn)行減3或減0。每移位一次有一位二進(jìn)制數(shù)碼進(jìn)入移位寄存器bit-shift單元，經(jīng)過了32個時鐘，16次移位完成整個轉(zhuǎn)換過程。

3 BCD-bit單元VHDL代碼

LIBRARY ieee；

USE ieee.std_logic_1164.ALL；

ENTITY bcd_bit IS

PORT （ ck ： IN STD_LOGIC；

a ： IN STD_LOGIC_VECTOR（3 DOWNTO 0）；

b ： IN STD_LOGIC；

ret ： IN STD_LOGIC；

c ： OUT STD_LOGIC；

c3 ： OUT STD_LOGIC_VECTOR（3 DOWNTO 0） ） ；

END bcd_bit；

ARCHITECTURE one OF bcd_bit IS

signal t ： std_logic；

signal q ，c1，c2： std_logic_vector（3 downto 0）；

BEGIN

c <= c1（0）； c3 <= c1；

PROCESS（ ck，ret ）

BEGIN

if ret = '0' then

t <= '0'；

elsif ck'event and ck = '1' then

t <= not t；

end if；

END PROCESS ；

PROCESS（ ck，ret，a ） --移位

BEGIN

if ret = '0' then

c1 <= a；

elsif ck'event and ck = '1' then

if t='0' then

c1（3）<=b；c1（2）<=c1（3）；c1（1）<=c1（2）；c1（0）<=c1（1）；

else c1<=c2；

end if；

end if；

END PROCESS ；

PROCESS（ c1 ） --減3或0

BEGIN

CASE c1 IS

WHEN "0000" => c2 <= "0000" ；

WHEN "0001" => c2 <= "0001" ；

WHEN "0010" => c2 <= "0010" ；

WHEN "0011" => c2 <= "0011" ；

WHEN "0100" => c2 <= "0100" ；

WHEN "0101" => c2 <= "0101" ；

WHEN "0110" => c2 <= "0110" ；

WHEN "0111" => c2 <= "0111" ；

WHEN "1000" => c2 <= "0101" ；

WHEN "1001" => c2 <= "0110" ；

WHEN "1010" => c2 <= "0111" ；

WHEN "1011" => c2 <= "1000" ；

WHEN "1100" => c2 <= "1001" ；

WHEN "1101" => c2 <= "1010" ；

WHEN "1110" => c2 <= "1011" ；

WHEN "1111" => c2 <= "1100" ；

WHEN OTHERS => c2 <= "0000" ；

END CASE ；

END PROCESS ；

END ；

4 仿真結(jié)果

本設(shè)計用Quartus II仿真，功能正確。典型仿真結(jié)果如圖2～圖4所示。

在圖2中，復(fù)位后，經(jīng)過了32個時鐘，16次移位完成整個轉(zhuǎn)換過程。

在圖3中，7896轉(zhuǎn)換成0001111011011000。

在圖4中，6797轉(zhuǎn)換成0001101010001101。

在圖5中，7657轉(zhuǎn)換成0001110111101001。

參考文獻(xiàn)

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[3] 潘松.EDA技術(shù)與VHDL[M].北京：清華大學(xué)出版社，2005.