孔維太,全大英,漸 歡,金小萍,金 寧

(中國計量大學(xué) 信息工程學(xué)院,浙江 杭州 310018)

在電子戰(zhàn)中,偵查接收機(jī)往往需要關(guān)注以下幾個需求,如寬頻覆蓋、接收機(jī)靈敏度和動態(tài)范圍、多信號并行檢測能力、頻率分辨率和精度[1-4].現(xiàn)代寬帶數(shù)字接收機(jī)將輸入射頻信號下變頻為中頻信號,使用高速模數(shù)轉(zhuǎn)換器(analog-to-digital converter, ADC)對其進(jìn)行數(shù)字化后,經(jīng)數(shù)字信號處理器處理.通過提高ADC精度和增加快速傅立葉變換(fast Fourier transformation, FFT)長度可以更好地改善瞬時動態(tài)范圍(instantaneous dynamic range, IDR).GEORGE等[5]介紹了基于FFT的寬帶數(shù)字接收機(jī).數(shù)字接收機(jī)用于多信號檢測的信號處理(包括FFT和頻譜補償)時需要對大量數(shù)據(jù)進(jìn)行復(fù)雜計算和并行處理,信號的實時處理受制于硬件的實現(xiàn).因此,降低FFT規(guī)模的復(fù)雜度對于最大限度地降低硬件的集成度和功耗至關(guān)重要.然而降低FFT運算復(fù)雜度的技術(shù),比如比特截斷,不可避免地在FFT各階段產(chǎn)生誤差和損失,從而限制了接收機(jī)的IDR性能.并行處理技術(shù)的引入改善了通道化數(shù)字接收機(jī)的實時性能.ZAHIRNIAK等[6]在用于數(shù)字接收機(jī)的多相濾波器中采用并行技術(shù)實時處理.NAMGOONG[7]設(shè)計了一種信道化的超寬帶數(shù)字接收機(jī),該接收機(jī)通過將寬帶模擬信號分解為子帶,實現(xiàn)超寬帶信號的有效采樣.

隨著ADC技術(shù)的飛速發(fā)展,因分辨率和采樣率提高,IDR也隨之顯著提升.然而,數(shù)字信號處理器的處理和存儲需求也隨之急劇增加.為了加速計算,LI和CHEN[8]使用現(xiàn)場可編程門陣列(field programmable gate array, FPGA)實現(xiàn)了數(shù)字接收機(jī)設(shè)計.同時,圖形處理單元(graphics processing unit, GPU)在諸如高性能計算領(lǐng)域得到了廣泛應(yīng)用.SONG等[9]設(shè)計了基于GPU平臺的雷達(dá)接收機(jī).此外,GEORGE等[10]設(shè)計了使用NVIDIA Tesla C2050 GPU和Virtex-5 FPGA組成的混合計算平臺上實現(xiàn)的雷達(dá)接收機(jī),RUPNIEWSKI等[11]設(shè)計了基于NVIDIA Tesla K20 GPU和Kintex-7 FPGA的雷達(dá)信號處理系統(tǒng).這些接收機(jī)基于FPGA設(shè)計又具備了GPU完成復(fù)雜運算.

本文設(shè)計了一種基于Virtex-7 FPGA的5 Gsps(gigabit samples per second)寬帶數(shù)字接收機(jī),在動態(tài)性能提升的同時,集成度和功耗方面優(yōu)于前代設(shè)計.

本文的研究內(nèi)容如下:第一部分給出數(shù)字接收機(jī)的硬件原型的開發(fā)方案,分析固件設(shè)計中考慮的因素,如數(shù)據(jù)緩沖策略、并行FFT處理、超分辨率、數(shù)據(jù)補償?shù)?第二部分給出仿真和實驗測試方法及結(jié)果;第三部分是對本設(shè)計的總結(jié)和展望.

1 寬帶接收機(jī)設(shè)計

1.1 硬件設(shè)計和數(shù)據(jù)接口

寬帶數(shù)字接收機(jī)原型包含一個采用Xilinx FPGA作為主要計算單元的信號處理載板,以及一個符合VITA 57.1標(biāo)準(zhǔn)的FMC(FPGA mezzanine card)子卡作為ADC處理單元.信號處理載板基于Virtex-7 XC7VX690T FPGA設(shè)計,不僅提供了硬件測試環(huán)境,還提供了嵌入式處理系統(tǒng)中的通用特性,包括4 GB的64位雙通道1866 MTs DDR3內(nèi)存、獨立的數(shù)字信號處理器(digital signal processor, DSP)TMS320C6678、連接到背板的8通道PCIe(peripheral component interconnect express)接口、通用I/O接口以及兩個400引腳的FMC連接器.ADC FMC子卡提供兩個10位高速ADC,可滿足兩個通道同時工作,最高采樣率為5 Gsps.寬帶數(shù)字接收機(jī)原型如圖1.

圖1 寬帶數(shù)字接收機(jī)原型Figure 1 Digital wideband receiver prototype

采樣信號由E2V EV10AQ190 ADC芯片通過低壓差分信號(low-voltage differential signaling, LVDS)以雙倍數(shù)據(jù)速率(double data rate, DDR)輸入FPGA.對于5 Gsps采樣率,每個ADC具有40對串行DDR數(shù)據(jù)線,時鐘頻率為625 MHz.FPGA中的解串器(ISERDES)以1∶8的速率將數(shù)據(jù)從串行轉(zhuǎn)換為并行,然后將輸入的DDR數(shù)據(jù)流轉(zhuǎn)換為40個時鐘為156.25 MHz的單倍數(shù)據(jù)速率(single data rate, SDR)流.對ADC數(shù)據(jù)進(jìn)行解串和重新排列之后,使用兩級先入先出(first input first output, FIFO)緩沖器對數(shù)據(jù)位寬轉(zhuǎn)換和乒乓并行處理.接下來,將32個FIFO的輸出結(jié)果直接輸入到FFT模塊.寬帶數(shù)字接收機(jī)體系結(jié)構(gòu)如圖2.

圖2 寬帶數(shù)字接收機(jī)體系結(jié)構(gòu)圖Figure 2 Architecture of digital wideband receiver

1.2 信號處理實現(xiàn)

在實時信號處理時,FPGA的FFT需配置為流水線式的流式I/O架構(gòu),雖然在填充管道時引入了初始延遲,但數(shù)據(jù)在信號處理時沒有中斷.就FFT所需資源而言,在FPGA上實現(xiàn)全浮點運算所需代價可能非常昂貴,因此,往往采用定點或塊浮點FFT運算.由于有限字長效應(yīng),在變換過程中會引入噪聲,導(dǎo)致輸出數(shù)據(jù)不完全準(zhǔn)確.為了保證足夠的精度,本文使用塊浮點運算.配置塊浮點FFT時,需要確定縮放范圍以使動態(tài)范圍最大化.

為了提高接收機(jī)檢測多個信號的動態(tài)性能,引入了超分辨率算法和數(shù)據(jù)補償技術(shù).超分辨率算法通過比較兩個相鄰頻率譜線的峰值來估計待檢測信號的確切頻率.數(shù)據(jù)補償技術(shù)采用預(yù)先計算的峰值幅頻響應(yīng)的FFT結(jié)果,通過查找表(look-up-table, LUT)和坐標(biāo)旋轉(zhuǎn)數(shù)字計算(coordinate rotation digital computer, CORDIC)算法迭代實現(xiàn).從實際響應(yīng)中減去該響應(yīng),就可以實現(xiàn)旁瓣消除,從而提高弱信號捕獲能力以供進(jìn)一步檢測.在這一步中,計算精度對于超分辨率頻譜估計至關(guān)重要,因此,本文使用單精度浮點計算來估計實際頻率分辨率并準(zhǔn)確地補償數(shù)據(jù).

2 實 驗

2.1 FPGA資源

基于FPGA加速的數(shù)字接收機(jī)設(shè)計需要考慮的基本要素是運算速度、精度和消耗的資源[邏輯資源(slice),塊存儲(block RAM),乘法器(multipliers)等].

在實時處理中,并行數(shù)據(jù)緩沖和FFT計算是必要的.并行處理模塊的數(shù)量主要取決于內(nèi)部FPGA的ADC采樣速率fs和工作時鐘頻率fop.FFT的IP核配置為流水I/O模式,該模式在連續(xù)輸出時受初始延遲影響.

并行處理模塊數(shù)N可以按下式計算:

N=fs/fop.

(1)

將參數(shù)fs=5 Gsps和fop=156.25 MHz代入式(1),得到并行處理模塊數(shù)N的值為32.

寬帶數(shù)字接收機(jī)采用IEEE標(biāo)準(zhǔn)Verilog HDL與Xilinx提供的IP核(intellectual property core)相結(jié)合的方式在Virtex-7 XC7VX690T FPGA上開發(fā).接收機(jī)在實時處理時設(shè)計保證在下一組緩沖數(shù)據(jù)處理之前完成當(dāng)前數(shù)據(jù)處理工作.FPGA資源消耗如表1,該設(shè)計消耗了59%的專用邏輯寄存器,80%的查找表,63%的Block RAM和33%的DSP48E1單元.其中超分辨率算法的實時處理采用邏輯資源與DSP48E1相結(jié)合的方式降低資源消耗.

表1 FPGA資源消耗Table 1 FPGA resource consumption

2.2 FFT量化

FFT模塊使用塊浮點運算來實現(xiàn).FFT的IP核具有精確的C模型和matlab混合編程功能,專為系統(tǒng)建模而設(shè)計.FFT IP核輸出的結(jié)果與matlab建模完全一致.輸入數(shù)據(jù)和相位因子的位寬取決于可接受的噪聲性能和資源消耗.本文對塊浮點和單精度浮點FFT之間的誤差進(jìn)行了初步研究.為了精確計算和分析誤差信號,使用隨機(jī)脈沖(在幅值和頻率上均隨機(jī))量化為10位的輸入信號模擬ADC的量化噪聲,并重復(fù)100次模擬求均方根(root mean square, RMS)誤差的平均值.設(shè)置不同F(xiàn)FT點數(shù)、不同量化數(shù)據(jù)和相位因子位寬的誤差結(jié)果如圖3.

16 bit位寬的輸入數(shù)據(jù)和相位因子足以滿足ADC中有效位數(shù)(effective number of bits, ENOB)為8 bit的FFT計算.對于更高的ADC分辨率,FFT的輸入數(shù)據(jù)和相位因子的位寬應(yīng)設(shè)置得更寬.

2.3 采樣性能測試

本節(jié)通過實驗測試數(shù)字接收機(jī)的動態(tài)范圍和IDR.為了確定接收機(jī)的實際性能,使用矢量信號發(fā)生器Agilent E4438C產(chǎn)生具有不同功率和頻率的信號并將其發(fā)送至數(shù)字接收機(jī)的ADC.通過改變在2 GHz帶寬內(nèi)信號的功率和頻率,測試IDR性能.

圖3 噪聲性能比較(10位量化)Figure 3 Comparison of noise performance(10 bit quantification)

圖4 單音信號測試Figure 4 single tone signal test

圖4給出了在四種情況下接收機(jī)的信號頻譜(輸入為單音信號),其中圖中標(biāo)出的Spur為采集得到的最大寄生信號.在圖4(a)中,輸入頻率為300 MHz的單音信號S1,接收機(jī)的動態(tài)范圍可達(dá)60 dB;在單音信號S1的基礎(chǔ)上疊加頻率為900 MHz、相對功率-56 dB的單音信號S2效果如圖4(b);圖4(c)中的兩個單音信號S1和S2的功率均接近接收機(jī)滿量程,其動態(tài)范圍減小到54 dB;疊加單音信號S1和2 GHz的單音信號S3,如圖4(d)所示,動態(tài)范圍下降到52 dB.

圖4僅給出了部分測試結(jié)果,完整的實驗表明,本文提出的寬帶接收機(jī)最大IDR為52 dB,驗證了設(shè)計的有效性.

3 結(jié)語

本文在硬件加速的前提下實現(xiàn)了對5 Gsps寬帶接收機(jī)的設(shè)計和性能評估.在本設(shè)計中,采用了更高分辨率的ADC,并在FPGA上實現(xiàn)了計算密集型的處理任務(wù).該設(shè)計不僅增加了接收機(jī)帶寬,而且大幅度提高了IDR和多信號檢測能力.在2 GHz帶寬內(nèi)同時檢測2個信號時,最大IDR為52 dB.接收器的性能可以通過以下方式得到增強:

1)更好的通道失配校準(zhǔn)算法.因為E2V EV10AQ190 ADC芯片交錯采樣時存在通道失配,需要采用更好的通道失配校準(zhǔn)算法提高采樣性能.

2)更高的采樣率和更高的ADC精度,可以獲得更廣的頻率覆蓋帶寬和更高的信噪比.

3)更長的FFT點數(shù)進(jìn)行頻譜分析,可以增加信號的積累并提高接收機(jī)的有效接收通道寬度.

4)更高的并行信號處理能力,可以通過更高性能的FPGA實現(xiàn).進(jìn)而可以在給定的一組數(shù)據(jù)中檢測更多的信號,并在緊湊的設(shè)計中集成更多的通道.