張 博, 陶曉旭, 劉 宇

(西安郵電大學(xué) 電子工程學(xué)院， 陜西 西安 710121)

實際生產(chǎn)過程控制往往需要處理溫度、壓力和速度等連續(xù)變化的物理量，這些非電子信號的模擬量先要轉(zhuǎn)換成數(shù)字量，才能夠被計算機處理。模數(shù)轉(zhuǎn)換器(analog-to-digital, ADC)通過將模擬信號轉(zhuǎn)變?yōu)閿?shù)字信號，成為連通模擬世界和數(shù)字世界橋梁的重要電子元件，倍受研究者重視[1]。

射頻軟件無線電結(jié)構(gòu)中，采用超高采樣速度ADC器件能夠簡化射頻前端結(jié)構(gòu)，但高分辨率和高采樣率的ADC，不僅使芯片引腳設(shè)計變得復(fù)雜，板級布局和系統(tǒng)互聯(lián)的成本變高，還對ADC的數(shù)據(jù)接口電路提出了更高的要求[2-3]。

JESD204B串行接口電路將采樣數(shù)據(jù)映射成幀數(shù)據(jù)，在鏈路層完成碼組同步、通道同步以及幀同步，再經(jīng)過8B10B編碼，最后以串行方式在高速通道上傳輸[4]。由于JESD204B串行接口電路采用8B10B編碼保證了串行數(shù)據(jù)流的直流平衡，有助于實現(xiàn)接收端的時鐘恢復(fù)技術(shù)，另外，8B10B編碼中的特殊控制字符有助于多通道間的同步以及確定性延遲的實現(xiàn)[5]，因此，JESD204B串行接口電路成為了高速ADC主流的數(shù)據(jù)接口電路之一。

8B10B編碼器包括3B4B、5B6B編碼兩個子編碼模塊，其中3B4B編碼需要5B6B編碼的極性信息作為條件[6-7]。這種級聯(lián)型編碼實現(xiàn)方式的邏輯鏈較長，即便通過流水線將兩個子編碼模塊進行寄存器分割，在每一級子編碼過程中的極性計算也會帶來邏輯延遲，從而限制編碼傳輸速率。文獻[8]采用單字節(jié)8B10B編碼器實現(xiàn)了500 MSPS ADC的數(shù)據(jù)采集電路。單字節(jié)方案在一個時鐘周期內(nèi)只能處理一個字節(jié)，在ADC采樣速度達到Gsps級別時，設(shè)計難以實現(xiàn)。

從實現(xiàn)方法上看，8B10B編碼器的實現(xiàn)方法包括組合邏輯法和查找表法?；诮M合邏輯法的電路結(jié)構(gòu)復(fù)雜，限制了電路的最大工作頻率，降低了通道傳輸速率[9]；查找表通過消耗查找表資源實現(xiàn)編碼，速度比組合邏輯快，且簡便，適用于數(shù)據(jù)的高速傳輸[10]。

為了提高ADC的數(shù)據(jù)傳輸速率，本文擬提出一種應(yīng)用于射頻軟件無線電的8 Gsps 12 bit ADC中接口電路8B10B編碼器的改進設(shè)計方案。采用幀時鐘域內(nèi)的并行字節(jié)實現(xiàn)結(jié)構(gòu)，以期減輕數(shù)據(jù)鏈路層的時鐘負擔(dān)；通過添加均衡指示位，簡化3B4B、5B6B編碼過程中極性信息的計算與傳遞；僅使用負極性編碼結(jié)果減少查找表資源消耗，以期提高傳輸速率。

1 ADC中的編碼器及其原理

高速ADC中JESD204B接口電路及現(xiàn)場可編程門陣列(filed programmable gate array, FPGA)的接收電路結(jié)構(gòu)如圖1所示。

圖1 JESD204B接口電路結(jié)構(gòu)

JESD204B接口電路包括了傳輸層、數(shù)據(jù)鏈路層以及物理層。傳輸層將轉(zhuǎn)換器采樣數(shù)據(jù)映射成各通道上的幀數(shù)據(jù)；鏈路層完成通道的建立及同步控制工作；物理層完成數(shù)據(jù)的串化，將串化后的數(shù)據(jù)經(jīng)過電流模式邏輯(current model logic, CML)驅(qū)動電路傳輸至高速串行通道。

JESD204B協(xié)議中，8B10B編碼器將從最高位到最低位依次為H、G、F、E、D、C、B、A的8 bit數(shù)據(jù)編碼成從最高位到最低位依次為j、h、g、f、i、e、d、c、b、a的10 bit數(shù)據(jù)。記8bit數(shù)據(jù)為普通數(shù)據(jù)D碼Dx.y或控制字符K碼Kx.y，y代表高3位，x代表低5位[11-12]。JESD204B協(xié)議有K28.0、K28.3、K28.4、K28.5和K28.7共5種K碼，其余為D碼。Dx.7編碼結(jié)果存在1110、0001、0111、1000四種情況，前兩種用于普通D碼編碼，后兩種用于D11.7、D13.7、D14.7、D17.7、D18.7和D20.7等6種特殊D碼的編碼[13]。8B10B編碼原理如圖2所示。編碼器將輸入數(shù)據(jù)分割為3B和5B，分別編碼得到4B和6B。最終輸出的10B碼中，4B放在高位，6B放在低位。

圖2 8B10B編碼原理

為保證串行傳輸接收端恢復(fù)時鐘的質(zhì)量，傳輸序列中的1和0的個數(shù)要滿足相對均衡，即直流均衡，要求每次編碼間的10B碼、4B碼與6B碼極性依次翻轉(zhuǎn)。

極性偏差(running disparity, RD)簡稱極性，指示一個碼值所具有的極性信息。一個碼值中1的個數(shù)多于0為正極性RD+；1的個數(shù)少于0為負極性RD-；1的個數(shù)與0的個數(shù)相等為均衡狀態(tài)。8B10B編碼規(guī)定每個3B碼、5B碼輸入對應(yīng)的4B碼、6B碼有RD+和RD-兩種極性結(jié)果。兩種極性編碼結(jié)果中，所有非均衡編碼值與3B為011和5B為00111的編碼結(jié)果按位取反就能相互轉(zhuǎn)化；其余的均衡碼兩種極性結(jié)果一致。

根據(jù)前一次輸出的10B碼的極性信息先完成5B6B編碼，并將6B碼的極性信息作為3B4B編碼的輸入條件，最終完成8B10B編碼，輸出10B碼值和極性信息。如此便完成了一次完整的8B10B編碼。

2 ADC接口電路的編碼器設(shè)計

2.1 參數(shù)設(shè)置

由于8 Gsps的采樣速率較難直接實現(xiàn)，因此，為滿足8 Gsps 12 bit ADC接口實現(xiàn)的需求及可行性，需要采用多相采樣結(jié)構(gòu)。若設(shè)備數(shù)量為16，則每個轉(zhuǎn)換器設(shè)備采樣速率為500 MSPS。需要將采樣數(shù)據(jù)映射為幀，幀的長度為字節(jié)的整數(shù)倍，為降低設(shè)計難度，定義每幀中字節(jié)數(shù)為1。在傳輸層中，規(guī)定將每2個轉(zhuǎn)換器設(shè)備的采樣數(shù)據(jù)映射至3個通道上，則取采樣數(shù)據(jù)通道數(shù)為24，多幀中的幀數(shù)為32，組幀數(shù)據(jù)中無控制字與控制位。這樣，單個串行通道傳輸帶寬為5 Gbps，即可實現(xiàn)鏈路層系統(tǒng)時鐘頻率500 MHz。

2.2 雙字節(jié)并行結(jié)構(gòu)設(shè)計

通過對字節(jié)間極性傳遞的處理，使用流水線設(shè)計了一種雙字節(jié)并行的8B10B編碼結(jié)構(gòu)，如圖3所示。

圖3 雙字節(jié)并行8B10B編碼器結(jié)構(gòu)

雙字節(jié)輸入數(shù)據(jù)Code_in與控制字符指示信號K_ind，按字節(jié)分為高字節(jié)Code_in[15:8]、低字節(jié)Code_in[7:0]，進行并行編碼。兩個字節(jié)編碼過程基本一致，經(jīng)過8B10B查找表得到相應(yīng)的預(yù)編碼值與均衡信息R_6B、R_4B和R_K，根據(jù)當(dāng)前編碼值與前一個編碼值的極性信息得到編碼值，最終根據(jù)字節(jié)對應(yīng)的控制字符指示位K_ind[1]、K_ind[0]輸出最終編碼結(jié)果。

高字節(jié)極性處理模塊RD_H與低字節(jié)極性處理模塊RD_L均在一個幀時鐘周期內(nèi)完成極性計算，這是并行字節(jié)編碼實現(xiàn)的核心。圖3中，高字節(jié)編碼極性輸出rd_out_h作為低字節(jié)極性輸入rd_in_l，低字節(jié)極性輸出rd_out_l是高字節(jié)的極性輸入rd_in_h，高字節(jié)極性輸出rd_out_h作為一個時鐘內(nèi)雙字節(jié)的編碼極性輸出。

雙字節(jié)并行結(jié)構(gòu)實現(xiàn)了多字節(jié)編碼中極性先于編碼結(jié)果產(chǎn)生，能夠一個幀時鐘周期內(nèi)得到多個字節(jié)的編碼結(jié)果。本方案中電路的工作時鐘為250 MHz，相比單字節(jié)編碼電路降低50%。

雙字節(jié)間極性處理邏輯結(jié)構(gòu)如圖4所示。在相鄰字節(jié)并行預(yù)編碼時，若不考慮二選一MUX2_1的開關(guān)延遲，則字節(jié)間極性輸出的邏輯延遲為一個異或門xnor2。

圖4 雙字節(jié)間極性處理邏輯結(jié)構(gòu)

假設(shè)單字節(jié)編碼極性輸出的延遲為Ts，一個異或門的延遲為Tx，那么N字節(jié)并行處理的極性輸出延遲為

Tm=Ts+(N-1)Tx。

這種流水線結(jié)構(gòu)的關(guān)鍵路徑，是第一級中產(chǎn)生最終輸出極性。理論上N字節(jié)并行的傳輸速率可以達到10N/Tmbps[14]。

2.3 并聯(lián)型8B10B編碼電路設(shè)計

為提高編碼器的工作頻率，進而滿足高速ADC的傳輸速率需求，需要解決極性信息計算與傳遞過程中關(guān)鍵路徑過長的問題。根據(jù)8B10B編碼原理分析，設(shè)計了改進型的8B10B編碼器，包含了3B4B、5B6B和K碼等3個編碼子模塊，極性處理模塊RD和編碼整合模塊Code_gen。并聯(lián)型8B10B編碼器結(jié)構(gòu)如圖5所示。

圖5 并聯(lián)型8B10B編碼器結(jié)構(gòu)

3B4B、5B6B、K分別對應(yīng)3B4B編碼、5B6B編碼、K編碼。這3個子編碼模塊獨立并行地進行編碼，產(chǎn)生對應(yīng)的預(yù)編碼值4B_code、6B_code、K_code以及均衡信息R_4B、R_6B、R_K。RD模塊根據(jù)輸入的控制字符指示位K_ind、編碼模塊輸出的均衡信息以及前一次編碼輸出極性信息RD_in得到本次編碼極性輸出RD_new。RD_new與3B4B、5B6B編碼模塊預(yù)編碼值進行編碼輸出的整合與特殊D碼處理，得到D碼編碼值D_code。最后D_code與K_code經(jīng)過一個二選一選擇器MUX，在K_ind控制下得到最終編碼結(jié)果10B碼值。

因為3B4B與5B6B的編碼模塊輸出結(jié)果均為RD-列的預(yù)處理編碼值，不能直接輸出，且需要對特殊D碼進行處理，因此需要對預(yù)編碼進行處理[14]。Code_gen模塊根據(jù)預(yù)編碼結(jié)果6B_code、4B_code，加上當(dāng)前產(chǎn)生的均衡指示信息R_6B、R_4B以及上一次編碼極性輸出RD_last，在保證編碼極性的依次翻轉(zhuǎn)的原則下，完成D碼最終編碼值的輸出。6種特殊D碼也在此模塊進行處理。D碼編碼產(chǎn)生原理如圖6所示。

圖6 D碼編碼產(chǎn)生原理

其中，直流均衡就是保證10B結(jié)果中0和1的個數(shù)相對平衡，最大不超過6個，最小不少于4個；同時，不能出現(xiàn)超過連續(xù)5個0或1。極性正常翻轉(zhuǎn)要求兩次10B結(jié)果、6B與上次的10B結(jié)果、4B與6B結(jié)果的極性信息依次翻轉(zhuǎn)，即產(chǎn)生的極性可以與前一刻的極性相反或者為均衡碼。

2.4 改進的查找表設(shè)計

3個子編碼均采用查找表法實現(xiàn)。在3個編碼表中分別添加均衡指示位R_4B、R_6B、R_K。指示當(dāng)前編碼結(jié)果是否為均衡碼，用于后續(xù)極性處理RD模塊產(chǎn)生新的極性信息RD_new。當(dāng)均衡指示位為1時，表示當(dāng)前編碼結(jié)果為均衡碼；為0時，表示當(dāng)前編碼結(jié)果為非均衡碼。K碼、3B4B和5B6B編碼表分別如表1—3所示。

表1 K碼編碼表

表2 3B4B編碼表

表3 5B6B編碼表

基于編碼的RD+與RD-結(jié)果的關(guān)聯(lián)性，每個編碼表中僅使用RD-結(jié)果，查找表資源消耗減少了近一半。

極性輸出RD_new的結(jié)果，由輸入極性和均衡指示位通過簡單邏輯運算得到。RD_new的邏輯運算關(guān)系為：

1)若當(dāng)前輸入碼為K碼，則

RD_new=RD_in?R_K；

2)若當(dāng)前輸入碼為D碼，則

RD_new=RD_in?R_4B?R_6B。

這樣就在實現(xiàn)3B4B編碼與5B6B編碼并行處理的同時，減少了兩個子編碼模塊極性計算與傳遞產(chǎn)生的邏輯延遲，能夠顯著地提高8B10B編碼器的最大工作頻率。

3 測試與分析

使用verilog HDL在vivado2017.1中進行電路設(shè)計，基于Xilinx的ZC706開發(fā)板，使用Xilinx自帶的GTX高速串行收發(fā)器搭建了驗證平臺如圖7 所示。

圖7 驗證平臺

GTX收發(fā)器的差分參考時鐘由AD9528提供，時鐘頻率為125 MHz。ZC706帶有高速串行接口，外部閉環(huán)連接。禁用GTX發(fā)射端8B10B編碼器，使能接收端8B10B解碼電路，調(diào)用直接數(shù)字頻率合成器DDS產(chǎn)生待編碼數(shù)據(jù)，由設(shè)計的8B10B編碼器編碼后送至GTX電路中，經(jīng)過并串轉(zhuǎn)換、字符定界、串并轉(zhuǎn)換以及GTX核的8B10B解碼器后輸出。調(diào)用FPGA器件的集成邏輯分析儀ILA，采集數(shù)據(jù)進行對比分析。測試環(huán)境如圖8所示。

圖8 測試環(huán)境

配置GTX相關(guān)參數(shù)，在傳輸速率為5 Gbps的條件下，采集編碼前與解碼后的數(shù)據(jù)分別如圖9(a)和9(b)所示。

圖9 編碼前與解碼后的數(shù)據(jù)

因為JESD204B電路中初始狀態(tài)要進行碼組同步，連續(xù)發(fā)射K28.5字符，且RX端字符定界也需要用到K28.5字符。因此，在輸入測試數(shù)據(jù)前，需要加一段K28.5字符。經(jīng)過對比圖9(a)與圖9(b)的數(shù)據(jù)可知，數(shù)據(jù)能夠正確回環(huán)，證明了設(shè)計符合標(biāo)準的8B10B編碼規(guī)則，能夠被標(biāo)準的解碼器正確解碼。

本文設(shè)計的兩字節(jié)并行8B10B編碼電路支持的最大通道傳輸速率為12.9 Gbps，而文獻[7]、文獻[8]、文獻[11]支持的最大通道傳輸速率分別為7.49 Gbps、8.24 Gbps和10.3 Gbps。本文編碼電路支持的最大通道傳輸速率高于文獻[7-8,11]，這是由于通道傳輸速率由編碼器最高工作頻率和單位時鐘周期內(nèi)編碼的字節(jié)數(shù)決定。文獻[11]盡管采用了并行字節(jié)實現(xiàn)，但編碼過程中采用級聯(lián)型編碼方式帶來了極性的計算與傳遞延遲，限制了編碼器最高工作頻率；文獻[7-8]一個時鐘周期內(nèi)只能處理一個字節(jié)的編碼，編碼效率不高。本文通過添加均衡指示位，簡化了查找表資源消耗，優(yōu)化了極性計算與傳遞帶來的延遲，實現(xiàn)了一種并聯(lián)型8B10B編碼，提高了編碼器最大工作頻率；且通過兩字節(jié)并行處理，提高了單位時鐘內(nèi)編碼的字節(jié)數(shù)量。因此，本文的雙字節(jié)并聯(lián)型8B10B編碼器能夠支持更高的通道傳輸速率。

4 結(jié)語

設(shè)計了一種應(yīng)用于8 Gsps 12 bit ADC接口電路中的8B10B編碼電路。通過添加均衡指示位優(yōu)化了極性信息的產(chǎn)生與傳遞方式；使用負極性編碼減少查找表資源消耗；給出一種通用的并行字節(jié)處理方案提高通道速率，降低系統(tǒng)時鐘需求。