凌健鴻 范攀鋒

摘? 要：隨著集成電路發(fā)展速度的不斷提升，系統(tǒng)設(shè)計的復(fù)雜度也在不斷增加，PCB（印制電路板）已不是簡單的支撐電子元器件的平臺，而變成了一個高性能的系統(tǒng)結(jié)構(gòu)，因此信號完整性等因素在板級設(shè)計中已成為一個必須考慮的問題。傳統(tǒng)的設(shè)計流程過分依賴開發(fā)者的技術(shù)和經(jīng)驗，存在各種不可控因素及資源消耗;在如今的板級設(shè)計中，采用電路板級仿真已經(jīng)成為必然，借助前仿真和后仿真相結(jié)合的分析方法，可在發(fā)板前盡可能發(fā)現(xiàn)和解決設(shè)計過程中遇到的信號完整性及電磁兼容性問題，極大地提高系統(tǒng)設(shè)計的穩(wěn)定性，減少因設(shè)計缺陷而多次改版的人力成本。本文結(jié)合前仿真及后仿真功能，以IBIS模型為基礎(chǔ)，對SDRAM系統(tǒng)設(shè)計中的過沖、輻射及串?dāng)_進行針對性仿真探索，以仿真的輸出結(jié)果指導(dǎo)產(chǎn)品設(shè)計，提高了系統(tǒng)穩(wěn)定性。

關(guān)鍵詞：信號完整性;仿真;過沖;串?dāng)_;EMC

中圖分類號：TN402;TN401? ? ? 文獻標識碼：A 文章編號：2096-4706（2019）15-0038-04

Simulation of SDRAM Signal Integrity Based on IBIS Model

LING Jianhong，F(xiàn)AN Panfeng

（ZLG Technology Corp.，Ltd.，Guangzhou? 510660，China）

Abstract：With the continuous improvement of integrated circuit speed，the complexity of system design is also increasing. PCB（printed-circuit board） is no longer a simple platform to support electronic components，but a high-performance system structure. Therefore，signal integrity has become a must be considered in the board design. The traditional design process relies too much on the developer’s technology and experience，and there are various uncontrollable factors and resource consumption. In today’s board level design，it is necessary to adopt circuit board level simulation，with the help of the analysis method of combining pre-simulation with post-simulation，can be found as far as possible in front of the plate and solve encountered in the process of design of signal integrity and electromagnetic compatibility issues，greatly improved the stability of the system design，reduce the human cost of multiple revision due to design flaws. Combined with the pre-simulation and post-simulation functions，based on the IBIS model，this paper conducts targeted simulation exploration on the overshoot，radiation and crosstalk in the design of SDRAM system，and guides the product design from the output of simulation to improve the system stability.

Keywords：signal integrity;simulation;overshoot;crosstalk;EMC

0? 引? 言

當(dāng)前新產(chǎn)品上市的周期越來越短，這樣的大環(huán)境對產(chǎn)品的系統(tǒng)設(shè)計帶來了更大的挑戰(zhàn)。在做產(chǎn)品設(shè)計時有一個常見的現(xiàn)象，即設(shè)計人員一般都會記住某些經(jīng)驗法則，以此作為PCB的設(shè)計指導(dǎo)，但究其原因，卻答復(fù)不出個所以然，如匹配電阻必須靠近驅(qū)動器端布局、傳輸線之間的距離必須保證3倍線寬才能保證信號之間的串?dāng)_不易過大問題等，針對常見的3W規(guī)則，這些法則有時候并不適用于所有的設(shè)計，特別是在一些高密度板的設(shè)計中，要滿足3倍線寬的間距似乎很難做到。為此，設(shè)計人員通過增加板層來完成設(shè)計，誠然這種做法達到了3W規(guī)則的要求，但卻因此提高了產(chǎn)品成本。如果前期能夠通過仿真對串?dāng)_大小進行評估，就能確定在小于3倍線寬的情況下，信號布局走線是否在合理范圍內(nèi);另外，在已成產(chǎn)品上發(fā)現(xiàn)問題是一件困難的事情，即使找到問題，在一個已成形的PCB板上實施整改同樣會花費大量時間，那么在設(shè)計過程中提前發(fā)現(xiàn)并消除這些問題就顯得很有必要了，因此，仿真技術(shù)的加入對于系統(tǒng)穩(wěn)定設(shè)計的重要性不言而喻。

1? 信號完整性仿真

1.1? LineSim及IBIS概述

LineSim為前仿真功能模塊，主要功能是在PCB布局布線前對原理圖中的關(guān)鍵信號（如時鐘信號、復(fù)位信號、模擬信號）進行針對性的仿真分析，以考察關(guān)鍵信號在設(shè)定的疊層結(jié)構(gòu)中以及特定布局走線參數(shù)條件下的傳輸質(zhì)量，以確定系統(tǒng)設(shè)計是否會存在常見的如過沖、串?dāng)_、輻射等隱患。

通過前仿真的波形對比分析，設(shè)計者可提前對原理圖設(shè)計的可靠性進行評估。在進行實際的前仿真前，都需設(shè)置一些仿真條件，作為仿真參數(shù)的一部分，前提條件的設(shè)置是否正確，將直接影響結(jié)果和分析結(jié)論，前仿真的整個流程圖大致可總結(jié)如圖1所示，該前仿真的流程圖對于后仿真設(shè)置是同樣適用的。

IBIS是Input/Output Buffer Information Specification的縮寫，是一種行為級模型，描述的是芯片輸入和輸出接口的行為特性，它基于I/V曲線，在不泄露芯片電路接口的情況下可對I/O Buffer快速建模?？赏ㄟ^IBIS模型仿真獲取互通網(wǎng)絡(luò)的電氣參數(shù)，如信號質(zhì)量（過沖、串?dāng)_、輻射）等;通常IBIS模型可從元器件官方網(wǎng)站獲取，以下仿真需要下載的元器件IBIS模型名稱分別為“rt1052_196bga.ibs”和“IS42S16160J-7TLI.ibs”。

1.2? 設(shè)置仿真疊層參數(shù)

為得到準確的、和實際相符的設(shè)計參數(shù)，在進行前仿真之前，有必要設(shè)置準確的板層結(jié)構(gòu)參數(shù)，這一點非常關(guān)鍵。在LineSim工具欄中選擇“Setup→Options→Edit”，可對疊層參數(shù)進行相應(yīng)的設(shè)置。圖2為以下仿真及實際發(fā)板所需的疊層參數(shù)，PCB疊層采用4層板設(shè)計（TOP層和BOTTOM層為信號層，第二層為GND層，第三層為電源層），完成板厚為1.6mm，線寬設(shè)置為6.5mil，PP的介電常數(shù)為4.25。

1.3? 搭建仿真信號拓撲

在元件庫欄中選擇需要的器件、傳輸線和電阻的圖標，放置在LineSim原理圖編輯區(qū)中，然后通過拖放的方式，連接各個元器件的熱點。為更好地將過沖仿真拓撲及后續(xù)輻射仿真波形數(shù)據(jù)形成對比，這里將待仿真的信號拓撲設(shè)計成四種拓撲組合，如圖3所示，并依次編號為“[1]”“[2]”“[3]”“[4]”號。

“[1]”號拓撲結(jié)構(gòu)為驅(qū)動器通過單端50Ω阻抗傳輸線直連到接收器;“[2]”號拓撲在靠近驅(qū)動器端串入33Ω阻值的電阻;“[3]”號將33Ω電阻放置在接收器處;“[4]”號則在靠近驅(qū)動器端預(yù)留了一個0Ω電阻工位，與“[1]”號的區(qū)別是兩者Rdrv配置不一樣，Rdrv為驅(qū)動器的輸出內(nèi)阻。

1.4? 過沖仿真及分析

仿真拓撲搭建完成后，下一步需要設(shè)置仿真條件。在LineSim原理圖編輯窗口中，通過雙擊進入器件參數(shù)屬性界面，點擊界面中的“Select”按鈕，為相應(yīng)的器件選擇合適的仿真模型，接著按照此步驟對所有器件逐一設(shè)置其仿真模型。但需要注意的是，在設(shè)置中需選擇U1、U3、U5的驅(qū)動模式為Rdrv=111，U7為Rdrv=011，然后將器件的“Buffer Settings”都指定為Output模式;將U2、U4、U6、U8器件的“Buffer Settings”指定為Input模式。

在LineSim菜單欄中選擇“Simulate SI→Run Interactive Simulation and Show Waveforms”，進入仿真數(shù)字示波器交互界面，該界面提供兩種仿真激勵設(shè)置，一種是標準的具有一定占空比的周期脈沖信號，對應(yīng)Global選項;另外一種是將激勵源設(shè)置為常用的比特流激勵，對應(yīng)Per-net/pin選項，此處選擇Global選項，根據(jù)所需仿真的SDRAM型號的將頻率設(shè)置為143MHz，占空比設(shè)置為50%，將水平延遲設(shè)置為100ns，水平比例設(shè)置為5ns/div，點擊開始仿真按鈕“Start Simulation”輸出仿真結(jié)果，如圖4所示為接收器接收到的波形，是四個波形的疊加。

根據(jù)“[1]”和“[2]”輸出波形對比驗證了驅(qū)動器輸出阻抗與傳輸線不匹配會引起信號反射，從而引起過沖、下沖問題，但串接電阻可消除過沖問題;根據(jù)“[2]”和“[3]”輸出波形對比驗證了匹配電阻應(yīng)靠近驅(qū)動器布局，因為此時驅(qū)動器輸出阻抗加上匹配電阻等于傳輸線阻抗，信號反射的情況會小很多，但將匹配電阻靠近接收端布局，由于驅(qū)動器還是沒有實現(xiàn)阻抗匹配，因此對消除過沖、下沖的效果幾乎沒有;根據(jù)“[1]”和“[4]”波形對比可知，一些處理器支持軟件配置解決過沖問題，只需將驅(qū)動器的輸出阻抗配置為傳輸線阻抗即可。如表1所示，只要按照“[4]”的拓撲結(jié)構(gòu)，將輸出驅(qū)動器驅(qū)動強度軟件配置為Rdrv=011，即可將過沖問題消除。

表1? 處理器輸出驅(qū)動器阻抗

1.5? EMC仿真及分析

電磁兼容（Electro Magnetic Compatibility，EMC）意指設(shè)備所產(chǎn)生的電磁能量既不對其他設(shè)備產(chǎn)生干擾，也不受其他設(shè)備干擾。早期EMC問題的處理都是在產(chǎn)品設(shè)計周期的最后階段進行，一般都是用成品設(shè)備在專業(yè)的實驗室進行測試，顯然這樣做是非常不經(jīng)濟的。因為產(chǎn)品已經(jīng)做成，任何修改均會造成經(jīng)濟上的損失，而在產(chǎn)品設(shè)計的起始階段采用EMC仿真技術(shù)可以大大減少這種損失。

以下EMC仿真繼續(xù)以圖3的四個拓撲分別對時鐘信號進行分析，測試輻射的距離可以在“Simulate SI→Attach Spectrum Analyzer Probe→Set Spectrum Analyzer Probing→Distance from antenna to PCB”對話欄中進行設(shè)置，本文選擇默認的距離，即“3meters”，其余選項按默認設(shè)置即可。接著單擊工具欄的“Simulate SI→Run Interactive EMC Simulation”圖標，打開頻譜分析儀“Spectrum Analyzer”，在對話框的“Stimulus”欄中，將激勵源頻率設(shè)置為143MHz，占空比設(shè)置為50%，選擇“IC modeling”為“Fast-Strong”，其他選項按照默認設(shè)置即可，單擊“Start Simulation”按鈕，即可分別對四個拓撲運行EMC仿真，仿真結(jié)果如圖5所示。圖中的垂直線條代表了時鐘信號仿真時的實際輻射大小，F(xiàn)CC代表美國規(guī)定的容限，CISPR代表歐洲國家規(guī)定的容限，Class A為工業(yè)等級，Class B 為民用等級，以等級嚴格程度來講，B>A，同樣產(chǎn)品在測試EMI中的輻射測試來講，B類要求產(chǎn)品的輻射限值不能超過40dbm 而A類要求不能超過50dbm。注意“[1]”號及“[3]”號線條在429.63MHz頻段附近，頻譜輻射是超標的，這是因為其信號過沖，往往會導(dǎo)致輻射也超標，“[2]”號及“[4]”號通過硬件措施和軟件措施消除了輻射問題。

1.6? 串?dāng)_仿真及分析

串?dāng)_是信號完整性中的主要問題之一，在電路板尺寸變小、成本要求提高、電路板層數(shù)變少的情況下，布線密度越來越大，串?dāng)_的問題也越來越嚴重，因此，預(yù)先防止和減小串?dāng)_對產(chǎn)品設(shè)計就顯得非常關(guān)鍵。后仿真BoardSim工具能夠很好地對選擇的信號進行串?dāng)_仿真，并輸出具體串?dāng)_的幅值，可以很方便地評估關(guān)鍵信號的走線間距或者PCB疊層是否符合設(shè)計要求，對設(shè)計者而言非常關(guān)鍵。

在進行串?dāng)_仿真之前，需先設(shè)定串?dāng)_的門限電壓，可以點擊菜單欄“Setup→Coupling Thresholds”選項，設(shè)置合理的串?dāng)_門限值，一般建議將串?dāng)_門限設(shè)置在器件邏輯高電平的5%左右;下一步打開準備好的待仿真“HPY”格式文件，按照圖2設(shè)置好疊層參數(shù)及編輯驗證電源網(wǎng)絡(luò)，接著即可對待仿真元件添加仿真模型，仿真模型添加完成之后，單擊工具欄“Select→Net by Name for SI Analysis”，打開“Select Net by Name”窗口，選擇要仿真的時鐘信號，設(shè)置網(wǎng)絡(luò)名稱為“SDRAM_CLK”，選擇完成后點擊“OK”按鈕，此時待仿真網(wǎng)絡(luò)被選中，然后單擊工具欄“Setup→Enable Trace Coupling”，使其能與走線耦合功能，則在選定的被攻擊網(wǎng)絡(luò)周圍會出現(xiàn)一些攻擊網(wǎng)絡(luò)，在編輯區(qū)中待仿真的被攻擊網(wǎng)絡(luò)用實線表示，其周圍的攻擊網(wǎng)絡(luò)用虛線表示;最后點擊“Simulate SI→Run InteractiveSimulation and Show Waveforms”運行串?dāng)_仿真，結(jié)果如圖6所示，可見，所選信號與相鄰走線在3W規(guī)則下的串?dāng)_是符合要求的，峰峰值在120mV左右。

2? 結(jié)? 論

本文的仿真波形均為在實際SDRAM內(nèi)存系統(tǒng)設(shè)計過程中，借助前仿真工具LineSim及后仿真工具BoardSim對關(guān)鍵信號進行信號完整性仿真得出的波形。

在系統(tǒng)設(shè)計中，通過靠近驅(qū)動器串接電阻可將過沖、問題很好地解決，但同時也要核對處理器是否支持軟件配置驅(qū)動器的輸出阻抗，如果支持，那么外部串接電阻可以省略不計，這對于高密度板級設(shè)計而言，可以省下更多的布線面積;此外，通過對EMC的仿真，使得在設(shè)計前期就可以評估板級設(shè)計是否存在缺陷，極大減少了系統(tǒng)的設(shè)計成本;后仿真BoardSim對信號串?dāng)_的仿真波形，非常直觀地量化了PCB設(shè)計中的疑點，讓模糊不定的3W走線規(guī)則得以進行直觀的對比，特別是對于高密度板級設(shè)計，走線間距往往做不到3倍的走線寬度，通過仿真，可以對小于3倍間距的情況進行量化分析，極大提高了工作效率。在后續(xù)的研究中，還應(yīng)加大對板級系統(tǒng)信號完整性仿真技術(shù)和應(yīng)用研究的力度，爭取在高速度高性能產(chǎn)品系統(tǒng)設(shè)計方面取得突破，進一步促進物聯(lián)網(wǎng)的快速發(fā)展。

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作者簡介：凌健鴻（1990.05-），男，漢族，廣西玉林人，嵌入式硬件工程師，畢業(yè)于閩江學(xué)院，學(xué)士學(xué)位，研究方向：電子信息科學(xué)與技術(shù)、嵌入式系統(tǒng)設(shè)計。