梅金碩　崔天寶

摘 要：設(shè)計(jì)了一種應(yīng)用于隧道磁阻（TMR）磁強(qiáng)計(jì)中的12位逐次逼近型模數(shù)轉(zhuǎn)換器（SAR ADC）。其中，DAC電路采用改進(jìn)式的分段電容陣列，減小面積的同時(shí)保證采樣精度不受分段耦合電容的影響，采用優(yōu)化時(shí)序以消除外接共模電平的需要并減弱采樣過程中MOS開關(guān)非理想效應(yīng)的影響，額外添加失調(diào)存儲(chǔ)技術(shù)以消除電路中的直流失調(diào)電壓?；?.35um BCD低壓工藝對(duì)該結(jié)構(gòu)進(jìn)行電路設(shè)計(jì)，利用Cadence Spectre進(jìn)行指標(biāo)仿真。仿真結(jié)果表明，該SAR ADC對(duì)帶寬500KHz的模擬正弦信號(hào)轉(zhuǎn)換信噪比（SNR）達(dá)到67.86dB，有效位數(shù)達(dá)到10.98位，整體功耗僅為5.75mW，滿足TMR磁強(qiáng)計(jì)接口電路中模數(shù)轉(zhuǎn)換器的性能要求。

關(guān)鍵詞：TMR磁強(qiáng)計(jì);SAR ADC;模數(shù)轉(zhuǎn)換器;分段電容式

DOI：10.15938/j.jhust.2020.06.004

中圖分類號(hào)： TN431.1

文獻(xiàn)標(biāo)志碼： A

文章編號(hào)： 1007-2683（2020）06-0023-07

A 12-bit SAR ADC for Tunnel Magnetoresistance Magnetometer

MEI Jin-shuo， CUI Tian-bao

（School of Sciences， Harbin University of Science and Technology， Harbin 150080，China）

Abstract：A 12-bit successive approximation type analog-to-digital converter is designed for tunnel magnetoresistance magnetometer. An improved segmented capacitor array is employed in the DAC circuit adopts， which can reduce the area and ensure the sampling precision not to be influenced by the segmented coupling capacitor. Meanwhile， optimized timing is used to eliminate the need for external common-mode level and to reduce the non-ideal effect of MOS switch during sampling process， and additional offset storage technology is added to eliminate the DC offset voltage in the circuit. Based on the 0.35um BCD low-voltage process， the circuit design of the structure is carried out， and the index simulation is carried out by Cadence Spectre. The simulation results show that the signal-to-noise ratio （SNR） of the ADC is up to 67.86 DB at 500 KHz bandwidth， and the effective bit number is up to 10.98 bits. The total power consumption of the ADC is only 5.75 mW， which meets the performance requirements of the Analog-to-digital converter circuits of the TMR magnetometer interface circuit.

Keywords：TMR magnetometer; SAR ADC; analog-to-digital converter; segmented capacitance

0 引 言

隨著集成電路、慣性制導(dǎo)、便攜式測(cè)量等方面需求的不斷增加，對(duì)各種傳感器以及接口電路的精度要求也隨之提高[1-2]。模數(shù)轉(zhuǎn)換器（ADC）作為連接外界模擬信號(hào)與數(shù)字處理系統(tǒng)間的橋梁，在傳感器接口電路中的重要程度逐年提高[3-5]。為保證傳感器對(duì)外界信號(hào)的高精度、低失真采集，同時(shí)兼顧較高續(xù)航能力與便攜式可植入應(yīng)用背景，需要對(duì)高轉(zhuǎn)換精度低功耗面積的ADC展開進(jìn)一步研究[6-9]。在眾多類型的ADC中，逐次逼近型（SAR）ADC由于其架構(gòu)簡(jiǎn)單、易于在較低功耗與較小面積背景下實(shí)現(xiàn)并能夠達(dá)到中高精度等特點(diǎn)，成為眾多傳感器接口電路中ADC的主要研究方向[10]。

本設(shè)計(jì)擬應(yīng)用于某型慣性導(dǎo)航設(shè)備中TMR磁強(qiáng)計(jì)內(nèi)部的接口電路，采用0.35μm BCD低壓工藝完成電路設(shè)計(jì)與版圖實(shí)現(xiàn)。該設(shè)計(jì)可實(shí)現(xiàn)500KHz帶寬模擬交流信號(hào)的模數(shù)轉(zhuǎn)換，轉(zhuǎn)換位數(shù)為12位，信噪比高于60dB，有效位數(shù)大于10位，ADC整體功耗不超過10mW，版圖面積低于2mm2。

1 原 理

SAR ADC的結(jié)構(gòu)框圖如圖1所示。主要由采樣保持電路、比較器、逐次逼近邏輯（SAR Logic）、數(shù)模轉(zhuǎn)換器（DAC）電路構(gòu)成。

SAR ADC的原理為一種二進(jìn)制搜索算法。模擬信號(hào)經(jīng)過采樣保持電路采樣后輸入至比較器，依次與逐次逼近邏輯反饋的二進(jìn)制權(quán)重電平進(jìn)行比較。每一次比較得到一位數(shù)字輸出信號(hào)，比較次數(shù)越多得到的數(shù)字輸出越能精確地還原模擬輸入信號(hào)。對(duì)于N位的SAR ADC來說，至少需要經(jīng)過N次比較才能完成一次模數(shù)轉(zhuǎn)換。

以位數(shù)較低的四位SAR ADC為例，逐次逼近的工作過程如圖2所示。假設(shè)輸入模擬信號(hào)采樣后得到電平信號(hào)為21/32Vref，在第1個(gè)周期，四位數(shù)字邏輯置位輸出1000，控制DAC通過二進(jìn)制權(quán)重選擇輸出模擬電平1/2Vref，與輸入信號(hào)共同進(jìn)入比較器作比較。由于Vin>1/2Vref，確定最高位數(shù)字輸出D4=1，此后控制邏輯最高位輸出始終保持高電平以存儲(chǔ)比較結(jié)果;第2個(gè)周期數(shù)字邏輯置位輸出1100，DAC輸出模擬電平為3/4Vref與輸入信號(hào)進(jìn)行比較，由于Vin<1/2Vref，確定次高位數(shù)字輸出D3=0;第3個(gè)周期數(shù)字邏輯置位1010，DAC輸出模擬電平為5/8Vref進(jìn)行比較，Vin>5/8 Vref，確定次低位數(shù)字輸出D2=1;第4個(gè)周期數(shù)字邏輯置位1011，DAC輸出數(shù)字電平為11/16Vref進(jìn)行比較，Vin<11/16 Vref，確定最低位數(shù)字輸出D1=0。即經(jīng)過四個(gè)轉(zhuǎn)換周期，得到最終四位數(shù)字輸出為1010，完成四位SAR ADC的模數(shù)轉(zhuǎn)換功能。

SAR ADC的工作原理較為簡(jiǎn)單，實(shí)現(xiàn)方法有很多種，按照DAC單元電路的區(qū)別，可主要分為電壓定標(biāo)型、電荷定標(biāo)型和電流定標(biāo)型三種。其中電荷定標(biāo)型采用二進(jìn)制電容進(jìn)行電荷轉(zhuǎn)移，配合開關(guān)邏輯完成二進(jìn)制算法。此結(jié)構(gòu)可將采樣保持電路與DAC電路融為一體，降低設(shè)計(jì)難度、節(jié)省芯片面積;而且，在現(xiàn)有工藝下電容的匹配精度更高，更易實(shí)現(xiàn)較高精度轉(zhuǎn)換;此外，相比其他種類，電容結(jié)構(gòu)沒有直流通路不存在靜態(tài)功耗，已成為目前應(yīng)用最多的結(jié)構(gòu)類型，也是本設(shè)計(jì)采用的DAC類型。

但傳統(tǒng)二進(jìn)制電容陣列的電容值隨轉(zhuǎn)換位數(shù)的提高呈指數(shù)型上升趨勢(shì)，對(duì)于本設(shè)計(jì)所需的12位轉(zhuǎn)換精度，最大電容將達(dá)到單位電容的211倍，DAC電容之和為212倍單位電容。這將極大占用芯片面積，并降低整體的轉(zhuǎn)換速率。

為解決該問題，本設(shè)計(jì)采用分段式電容陣列，該結(jié)構(gòu)由MSB電容陣列與LSB電容陣列通過分段電容Cu級(jí)聯(lián)構(gòu)成，為得到最小的DAC電容陣列，本設(shè)計(jì)選取面積最優(yōu)的“6+6”分段方案。分段電容值選取為單位電容Cu，分段后MSB與LSB電容陣列中最大值均為25Cu，DAC電容之和近似為27Cu，相比傳統(tǒng)二進(jìn)制電容陣列縮小了32倍，大幅降低了實(shí)現(xiàn)所需的芯片面積。

為了消除分段電容的整數(shù)取值帶來的匹配性問題，本設(shè)計(jì)采用改進(jìn)型的采樣方法，改進(jìn)后的DAC分段電容陣列如圖3所示 [11]。信號(hào)通路只接入MSB分段與一倍單位電容的冗余電容Cdummy，使得分段電容不參與信號(hào)的采樣過程，從而避免因分段電容的取值誤差而引入的采樣誤差。

SAR ADC的工作過程中需要共模參考電壓VCM的參與，因此需要提供一個(gè)足夠穩(wěn)定且具備足夠驅(qū)動(dòng)能力的共模電平。常規(guī)方法是將ADC外部偏置的直流電平接入內(nèi)置緩沖器和尺寸較大的存儲(chǔ)電容以保證驅(qū)動(dòng)能力和電平的穩(wěn)定性。但該方法對(duì)緩沖器的驅(qū)動(dòng)能力和存儲(chǔ)電容的尺寸要求較高，對(duì)芯片的面積和功耗都有所影響。為避免這一問題，簡(jiǎn)化電路復(fù)雜程度，根據(jù)您參考文[12]，本文對(duì)VCM的產(chǎn)生方法做出改進(jìn)，改進(jìn)前后的SAR ADC電路結(jié)構(gòu)如圖4所示。其中左側(cè)圖為常規(guī)產(chǎn)生共模參考電壓的電路結(jié)構(gòu)，右側(cè)圖為改進(jìn)后的簡(jiǎn)化電路結(jié)構(gòu)。

該結(jié)構(gòu)利用開關(guān)動(dòng)作來代替差分緩沖器以實(shí)現(xiàn)共模電平VCM的提供。具體的工作過程如下：

在采樣相位前，添有一個(gè)放電相位，開關(guān)S3閉合使電容兩側(cè)極板短接，泄放掉前一周期殘余的存儲(chǔ)電荷以得到較為理想的采樣相位初始狀態(tài);在采樣相位，采樣開關(guān)S2，共模開關(guān)S1閉合，采樣電容開始采樣輸入信號(hào)。由于差分結(jié)構(gòu)兩端電容完全對(duì)稱，平分采樣電荷，則完成采樣后電容右側(cè)極板充電至（VIP-VIN）/2。比較器輸入端電壓為（VIP-VIN）/2。對(duì)于共模電平為VCM的差分輸入信號(hào)，該電壓即可等效為所需的VCM，以供在比較相位完成比較功能。

在電路仿真過程中，會(huì)發(fā)現(xiàn)不同周期產(chǎn)生的等效共模電平數(shù)值稍有不同，呈現(xiàn)周期性波動(dòng)狀態(tài)，但與VCM理論值極為接近。并且每一周期的等效VCM都可視為當(dāng)前周期信號(hào)的絕對(duì)共模，即便輸入信號(hào)發(fā)生共模偏移，使用該結(jié)構(gòu)也能夠正確完成比較。此方法消除了SAR ADC 中緩沖器和存儲(chǔ)電容的需要，使得SAR ADC結(jié)構(gòu)除中比較器再無額外的有源器件，功耗和面積都得到了降低。

考慮到寄生電容的存在，可能會(huì)導(dǎo)致DAC中開關(guān)的建立時(shí)間稍有不同，一些開關(guān)比另一些狀態(tài)建立的更快。當(dāng)輸入為至軌電壓時(shí)，開關(guān)管源襯兩端反接會(huì)導(dǎo)致電荷注入效應(yīng)的加劇，使得采樣電壓出現(xiàn)誤差，這種現(xiàn)象如圖5（a）所示。解決該問題常規(guī)的方法是比較器輸入端連接較大電容，但這種方法毫無疑問會(huì)增加額外面積。在本文中，對(duì)采樣時(shí)鐘作延遲處理，令權(quán)重最高位開關(guān)晚于其余各位開關(guān)導(dǎo)通，使得近軌輸入電壓的采樣誤差問題得到解決，改進(jìn)后的逼近效果如圖5（b）所示[13]。

2 電路設(shè)計(jì)

本文所設(shè)計(jì)的全差分SAR ADC整體電路結(jié)構(gòu)如圖6所示。主要包括下極板采樣的12位DAC，高速高精度比較器和逐次逼近邏輯電路。信號(hào)Autozero控制每一次采樣前完成對(duì)電容極板殘余電荷的清零;IN控制輸入信號(hào)進(jìn)入采樣電容陣列以及共模電平的生成;A為采樣相位;Ad為采樣信號(hào)A的延遲信號(hào)，B為逐次逼近比較相位。

DAC單位電容的容值選取取決于電容失配（mismatch），采樣電路KT/C噪聲和芯片面積3個(gè)方面，其中電容失配，KT/C噪聲與電容大小成反比關(guān)系，決定電容取值的下限，芯片面積決定電容取值的上限。

為保證采樣噪聲不是影響ADC轉(zhuǎn)換精度的主要因素，要求采樣噪聲小于量化噪聲，對(duì)于12位的SAR ADC來說，量化噪聲為

δ2（e）=LSB212=（Vref212-1）2/12（1）

則有：

KTCS≤δ2（e）（2）

考慮電容失配時(shí)，引入12位DAC的微分非線性方差[6][14]：

δ2DNL≈218（σ0C0）2LSB2（3）

一般要求：

3δ<12LSB（4）

本設(shè)計(jì)所選0.35μm BCD低壓工藝中提供兩種標(biāo)準(zhǔn)電容工藝MIP和PIP。查閱工藝參數(shù)文件，可知MIP的單位面積電容密度更高，失配率更低，故選擇MIP型電容。綜合以上分析，本設(shè)計(jì)選擇面積為400μm2，電容值為267fF的MIP電容作為SAR ADC中DAC的單位電容，采樣電容總大小為17pF，DAC中電容總面積約為0.1mm2。

對(duì)于比較器的電路實(shí)現(xiàn)，本文選擇預(yù)放大與動(dòng)態(tài)鎖存比較器級(jí)聯(lián)的高速高精度比較器方案。預(yù)放大器將輸入信號(hào)放大至鎖存比較器能夠有效識(shí)別的幅值后，動(dòng)態(tài)鎖存比較器通過正反饋將信號(hào)迅速放大至能被數(shù)字電路有效識(shí)別的幅度，這種高速高精度比較器結(jié)合了開環(huán)放大器的負(fù)指數(shù)響應(yīng)特性和鎖存比較器的正指數(shù)響應(yīng)特性，如圖7所示。前置開環(huán)放大器在t1時(shí)間內(nèi)將輸入信號(hào)VOL放大到可以能夠被動(dòng)態(tài)比較器識(shí)別的VX，動(dòng)態(tài)比較器在t2時(shí)間內(nèi)VX正反饋到至軌電壓VOH以被數(shù)字信號(hào)所識(shí)別，整個(gè)比較過程的時(shí)間為t1+t2，該時(shí)間小于單獨(dú)使用開環(huán)放大器或鎖存比較器需要的時(shí)間。

比較器整體電路結(jié)構(gòu)如圖8所示。由預(yù)放大器與鎖存比較器級(jí)聯(lián)構(gòu)成。其中預(yù)放大器的增益由動(dòng)態(tài)比較器的失調(diào)電壓VOS和比較器整體精度所決定。一般動(dòng)態(tài)比較器的失調(diào)電壓約為幾十毫伏，此處設(shè)定VOS為100mV，12位ADC能夠產(chǎn)生的最小比較信號(hào)為1/212Vref。為保證Latch比較器的比較結(jié)果不受失調(diào)電壓影響，選取預(yù)放大倍數(shù)為200，為后續(xù)設(shè)計(jì)預(yù)留余量。預(yù)放大器需要在鎖存比較器之前完成信號(hào)的穩(wěn)定放大，則要求其帶寬要遠(yuǎn)大于比較器的時(shí)鐘頻率。對(duì)于開環(huán)放大器來所，為獲取較大帶寬則需要單極增益較小，最終選擇3級(jí)預(yù)放大方案，并采用失調(diào)存儲(chǔ)結(jié)構(gòu)，利用電容存儲(chǔ)各級(jí)比較器存在的失調(diào)電壓，提高整體比較精度 [15]。

預(yù)放大器的電路圖如圖9所示。M1，M2為NMOS輸入管，M5，M6為二極管連接的PMOS負(fù)載管。引入負(fù)載管M7，M8形成正反饋連接，額外提高增益，為保證運(yùn)放仍能維持穩(wěn)定狀態(tài)，M7，M8的寬長(zhǎng)比應(yīng)該小于 M5、M6，否則構(gòu)成強(qiáng)正反饋，無法建立穩(wěn)定工作狀態(tài)。為抑制回踢噪聲通過寄生電容從輸出端耦合回運(yùn)放輸入端影響比較結(jié)果，層疊cascode管M3，M4以用作隔離 [16]。

該結(jié)構(gòu)的直流增益為

AV≈gm1gm5-gm7+1ro1（5）

單位增益帶寬為

GBW=AV·P1=gm1CL（6）

對(duì)各運(yùn)放電路進(jìn)行交流仿真，得到其幅頻特性如下：第一級(jí)直流增益為6.8dB，單位增益帶寬為114MHz，相位裕度為115°。二、三級(jí)直流增益為20.6dB，單位增益帶寬為110MHz，相位裕度為87°。三級(jí)增益之和為251，帶寬遠(yuǎn)高于鎖存比較器時(shí)鐘頻率，滿足預(yù)放大電路設(shè)計(jì)要求。

鎖存比較器可以分為兩部分：動(dòng)態(tài)再生比較器與RS鎖存器。圖10為L(zhǎng)atch比較器整體電路結(jié)構(gòu)，中間部分為帶控制信號(hào)的動(dòng)態(tài)再生比較器，兩側(cè)電路共同組成RS鎖存器。其中晶體管PM0為比較器作為電流源，PM1，PM2為差分輸入端，PM3，NM1，NM2，NM5受控制信號(hào)clk控制，PM4，PM5與NM3，NM4構(gòu)成反相器首尾相連的正反饋結(jié)構(gòu)。當(dāng)控制信號(hào)clk為高電平時(shí)為采樣相位，反饋環(huán)路被短路，輸入信號(hào)進(jìn)入正反饋兩端，完成信號(hào)差值的采集功能。clk為低電平時(shí)為比較相位，輸入端關(guān)斷，反饋環(huán)路開始工作，前半周期采集的信號(hào)差被正反饋不斷放大到至軌電壓，完成比較功能。

由于采樣相位動(dòng)態(tài)比較器處于偏置狀態(tài)并未進(jìn)行比較，輸出端不能表示比較結(jié)果，因此需要接入RS鎖存器，將上一周期比較相位的輸出結(jié)果額外鎖存半個(gè)周期以掩蓋采樣相位的輸出電壓，直到產(chǎn)生新的比較結(jié)果。因此此種結(jié)構(gòu)的動(dòng)態(tài)再生比較器的輸出與輸入間存在半個(gè)控制周期的延遲。

為降低比較器靜態(tài)功耗，盡量降低電流源PM0提供的靜態(tài)電流。增大輸入管尺寸有助于提高比較器的比較精度。鐘控管PM3，NM1，NM2，NM5尺寸盡量縮小，以減弱在導(dǎo)通關(guān)斷過程中的電荷注入和時(shí)鐘饋通效應(yīng)對(duì)比較器的精度的影響。

對(duì)比較器整體電路進(jìn)行瞬態(tài)仿真，輸入幅度為2mV，頻率為1MHz的正弦信號(hào)，與共模信號(hào)作比較。時(shí)鐘控制信號(hào)頻率為20MHz，占空比為50%。仿真結(jié)果如圖11所示。對(duì)于該輸入信號(hào)能夠完成準(zhǔn)確比較，滿足系統(tǒng)設(shè)計(jì)需求。

SAR ADC中的SAR 邏輯部分所處理的信號(hào)為數(shù)字信號(hào)，在電路結(jié)構(gòu)的選擇上以簡(jiǎn)單易實(shí)現(xiàn)，可靠性強(qiáng)為原則。本設(shè)計(jì)選用目前使用最廣泛的一種結(jié)構(gòu)，如圖12所示。

該結(jié)構(gòu)是最早出現(xiàn)的逐次逼近邏輯電路，利用兩層帶有復(fù)位和置位端口的D觸發(fā)器構(gòu)成12位移位寄存器。其中上層D觸發(fā)器實(shí)現(xiàn)移位功能，下層實(shí)現(xiàn)寄存功能輸出12位數(shù)字結(jié)果D12～D1。電路輸入端中，CLK為時(shí)鐘信號(hào)，COMP為比較器輸出信號(hào);RESET為邏輯復(fù)位信號(hào)，低電平有效;SET為邏輯置位信號(hào)，低電平有效;輸出端D12至D1作為SAR ADC 整體輸出的12位并行數(shù)字輸出信號(hào)。移位寄存功能如圖13所示。圖中令比較結(jié)果一直為零，能夠更直觀地觀察到移位的動(dòng)作。

3 仿真驗(yàn)證

確定整體電路結(jié)構(gòu)后，采用0.35μm BCD低壓工藝，實(shí)現(xiàn)上述SAR ADC的整體電路設(shè)計(jì)工作，并完成版圖設(shè)計(jì)工作如圖14所示。整體電路采用5V單電源供電，版圖面積為1.5mm2。

首先對(duì)SAR ADC進(jìn)行瞬態(tài)仿真，過采樣情況下的仿真結(jié)果如圖15所示。其中平滑曲線為SAR ADC的輸入模擬信號(hào)，折線為經(jīng)過模數(shù)轉(zhuǎn)換得到的數(shù)字信號(hào)還原回的模擬電平?？梢钥闯鲈揝AR ADC的轉(zhuǎn)換結(jié)果能夠完成對(duì)輸入正弦信號(hào)的正確跟隨，輸出與輸入之間相隔一個(gè)轉(zhuǎn)換周期。

設(shè)置輸入模擬正弦信號(hào)頻率為135kHz，帶寬為500kHz，采樣時(shí)鐘頻率為1MHz，使得SAR ADC處于奈奎斯特采樣頻率進(jìn)行瞬態(tài)仿真，在該條件下將ADC的轉(zhuǎn)換數(shù)字結(jié)果還原回模擬電平后每個(gè)轉(zhuǎn)換周期采樣一點(diǎn)，對(duì)瞬態(tài)仿真得到的數(shù)字碼流進(jìn)行FFT變換，得到輸出結(jié)果的頻率響應(yīng)如圖16所示。

噪底為-110dB，信號(hào)帶寬范圍內(nèi)信噪比為67.86dB，有效位數(shù)達(dá)到10.98位，符合設(shè)計(jì)預(yù)期。在5V的單電源供電電壓下，整體平均功耗僅為5.75mW，滿足系統(tǒng)設(shè)計(jì)要求。

4 結(jié) 論

本文設(shè)計(jì)了全差分結(jié)構(gòu)的12位電荷重分配式SAR ADC，DAC部分采用下極板采樣技術(shù)，選取“6+6”分段方案，以獲取較小電容面積;只有MSB段電容參與采樣以避免分段電容帶來的采樣精度誤差;采用改進(jìn)的開關(guān)切換方案消除了外接VCM與緩沖器的需要;優(yōu)化反饋時(shí)序以消除電荷泄露帶來的轉(zhuǎn)換誤差。比較器部分采用開環(huán)預(yù)防大器與動(dòng)態(tài)鎖存比較器級(jí)聯(lián)模式，采用IOS與OOS兩種失調(diào)消除技術(shù)消除比較器本身引入的失調(diào)電壓。仿真結(jié)果顯示，對(duì)于頻率為500kHz的差分正弦輸入信號(hào)，該SAR ADC在1MHz的奈奎斯特采樣頻率下，信號(hào)帶寬內(nèi)信噪比為67.86dB，有效位數(shù)為10.98位，電路整體功耗為5.75mW，整體版圖面積為1.5mm2，滿足電路設(shè)計(jì)指標(biāo)，符合磁傳感器中模數(shù)轉(zhuǎn)換器的應(yīng)用要求。

參考文獻(xiàn)：

[1] 卞金洪， 王吉林， 周鋒， 高精度壓力傳感器中溫度補(bǔ)償技術(shù)研究[J]. 哈爾濱理工大學(xué)學(xué)報(bào)， 2011， 13（6）：55.

BIAN Jinhong， WANG Jilin， ZHOU Feng. Research of Temperature Compensation on High Accuracy PressureSensors [J]. Journal of Harbin University of Science and Technology， 2011，13（6）：55.

[2] 李巍， 滿春濤， 孫曉波， 等.基于D-最優(yōu)的半球諧振陀螺儀誤差參數(shù)辨識(shí)研究[J]. 哈爾濱理工大學(xué)學(xué)報(bào)， 2017， 22（2）：34.

LI Wei， MAN Chuutao， SI Xiaobo， et al. Research on Test Plan of Hemispherical Resonator Gyros Error Model Coefficients Based on D-optimal Criterion[J]. Journal of Harbin University of Science and Technology， 2017，22（2）： 34.

[3] PHILLIP E. Allen， Douglas R. Holberg. CMOS模擬集成電路設(shè)計(jì)[M]. 北京： 電子工業(yè)出版社，2011.

[4] 曹一江， 王振群， 陳建春， 等. 用于低功耗 A/D 轉(zhuǎn)換器的運(yùn)算跨導(dǎo)放大器設(shè)計(jì)[J]. 哈爾濱理工大學(xué)學(xué)報(bào)， 2010， 15（2）：84.

CAO Yijiang， WANG Zhenqun， CHEN Jianchun， et al. Design of an OTA in a Low Power A/D Converter [J]. Journal of Harbin University of Science and Technology， 2010，15（2）：83.

[5] 蔡俊，徐美華，冉峰. 10 位逐次逼近型 A/D轉(zhuǎn)換器的芯片設(shè)計(jì). 半導(dǎo)體技術(shù)， 2004， 29（4）： 73.

CAI Jun， XU Meihua， RAN Feng. Design of a 10Bit Successive Approximation A/D Converter. Semiconductor Technology， 2004， 29（4）： 73.

[6] CHAE Y， SOURI K，K. MAKINWA A A. A 6.3 μW 20 Bit Incremental Zoom ADC with 6 ppm INL and 1 μV offset[J]， IEEE J. Solid-State Circuits， 2013， 48（12）： 3019.

[7] GNEN B， SEBASTIANO F， VAN Veldhoven R， et al. A 1.65 mW 0.16 mm2 Dynamic Zoom ADC with 107.5 dB DR in 20 kHz BW[C]// In Proc. IEEE Int. Solid-State Circuits Conf. （ISSCC） Dig. Tech. Papers， San Francisco， CA， USA， Feb. 2016： 282.

[8] AGAH A， VLEUGELS K， GRIFFIN P B， et al. A High-Resolution Low-Power Incremental Sigma-Delta ADC With Extended Range for Biosensor Arrays [J]. IEEE Journal of Solid-State Circuits， 2010， 45（6）：1099.

[9] NAVEEN Verma， ANANTHA P. Chandrakasan. A 25μW 100kS/s 12b ADC for Wireless Micro-Sensor Applications[C]// IEEE Int. Solid-State Circuits Conf. （ISSCC） Dig， 2006：222.

[10]盧宇瀟. 髙速低功耗逐次逼近式ADC研究與實(shí)現(xiàn)[D]. 上海：上海交通大學(xué)，2014.

[11]宋孝立. 16位1MS/s CMOS SAR A/D轉(zhuǎn)換器設(shè)計(jì)及校準(zhǔn)技術(shù)[D]. 西安：西安電子科技大學(xué)， 2014.

[12]Gilbert Promitzer. 12-bit Low-Power Fully Differential Switched Capacitor Noncalibrating Successive Approximation ADC with 1 MS/s[J]. Journal of Solid-State Circuits （JSSC）， 2001，36（7）： 1138.

[13]T.O. Anderson. Optimum control logic for successive approximation Analog-to-Digital Converters[J]. Computer Design， 1972，11（7）：81.

[14]WAKIMOTO T， LI H， MURASE K. Statistical Analysis on the Effect of Capacitance Mismatch in a High-Resolution Successive-Approximation ADC. Electrical and Electronic Engineering， 2011， 6（S1）： 89.

[15]李冬. 基于逐次逼近結(jié)構(gòu)的高速低功耗模數(shù)轉(zhuǎn)換器研究[D]. 南京：東南大學(xué)， 2017.

[16]孫彤. 低功耗逐次逼近模數(shù)轉(zhuǎn)換器的研究與設(shè)計(jì)[D]. 北京：清華大學(xué)， 2007.

（編輯：溫澤宇）

收稿日期： 2020-01-15

基金項(xiàng)目： 國(guó)家自然科學(xué)基金（51502063）.

作者簡(jiǎn)介：

崔天寶（1994—），男，碩士研究生.

通信作者：

梅金碩（1981—），女，博士，副教授，碩士研究生導(dǎo)師，E-mail：meijinshuo@126.com.