曾啟明

（深圳職業(yè)技術(shù)學(xué)院 廣東省深圳市 518060）

1 引言

頻率合成電路是射頻通信芯片的關(guān)鍵部件，隨著通信速率的提高，特別是5G應(yīng)用背景下，頻率合成電路的性能直接影響整個芯片的技術(shù)指標(biāo)[1]。鎖相環(huán)（Phase Locked Loop,PLL）是一種廣泛應(yīng)用于射頻通信芯片的頻率合成電路，其原理是利用參考時鐘，間接通過鎖相環(huán)路將輸出信號的頻率鎖定在某一頻率[2]。利用環(huán)路良好的窄帶跟蹤性能，PLL可以很好地選擇所需頻率的信號，抑制雜散分量，并且避免了大量濾波器，有利于集成化和小型化[3]。

圖1為基于雙模分頻器的小數(shù)分頻鎖相環(huán)電路結(jié)構(gòu)，其主要部件包括參考信號源（fref）、鑒相器（Phase Frequency Detector,PFD）、電荷泵（Charge Pump,CP）、環(huán)路濾波器（Loop Filter,LF）、壓控振蕩器（Voltage-Controlled Oscillator,VCO）和分頻器等。分頻比序列產(chǎn)生電路根據(jù)頻率控制字（Frequency Control Word,FCW），按照一定的工作頻率輸出包含小數(shù)信息的整數(shù)序列，并與N相加作為分頻器的瞬時分頻比，使其在{N,N+1}之間變化，從而在時間平均上實(shí)現(xiàn)所需要小數(shù)分頻比。

當(dāng)環(huán)路鎖定時，VCO輸出fout與外部參考時鐘fref的關(guān)系可表示為：

其中，ΔN為包含小數(shù)分頻信息的整數(shù)序列。根據(jù)公式（1）可知，小數(shù)分頻鎖相環(huán)能夠以小于參考信號頻率的步進(jìn)輸出信號頻率，使分辨率不再受到參考頻率的限制。

FCW的產(chǎn)生是實(shí)現(xiàn)小數(shù)分頻的關(guān)鍵。因?yàn)榉诸l比的變化，鎖相環(huán)的實(shí)際輸出頻率也在不斷變化。這種對分頻比的調(diào)制如果是周期性，則必然產(chǎn)生雜散；如果是非周期的，則體現(xiàn)為相位噪聲的惡化[4-5]。因此，產(chǎn)生FCW的調(diào)制電路除了能夠?qū)⒁粋€介于0和1之間的小數(shù)輸入轉(zhuǎn)化為離散的整數(shù)序列之外，還必須具備噪聲整形特性。

2 調(diào)制電路的數(shù)學(xué)模型

圖2(a)是一階調(diào)制電路的結(jié)構(gòu)框圖，調(diào)制器在輸入端對過采樣時域離散信號和反饋信號之差進(jìn)行積分。在實(shí)際電路實(shí)現(xiàn)中，積分器一般使用相位累加器實(shí)現(xiàn)，如圖2(b)所示。圖中，M為累加器的模（M=2n，n為累加器字長）。C為累加器溢出值，R為累加器余數(shù)。

圖1：小數(shù)分頻鎖相環(huán)的結(jié)構(gòu)框圖

圖2：一階調(diào)制電路及相位累加器

上述一階調(diào)制電路的差分方程可表示為：

因此，一階相位累加器可以作為一階調(diào)制電路的實(shí)現(xiàn)基本單元，并通過級聯(lián)，實(shí)現(xiàn)高階調(diào)制電路。

表1：不同分頻比下調(diào)制電路輸出結(jié)果分析

圖3：三階級聯(lián)型調(diào)制電路

圖4：調(diào)制電路的VCX仿真結(jié)果

3 三階級聯(lián)型調(diào)制電路

通過優(yōu)化設(shè)計，本文實(shí)現(xiàn)的三階級聯(lián)型調(diào)制電路結(jié)構(gòu)如圖3所示。圖中累加器字長為15位，首級累加器的一端輸入對應(yīng)調(diào)制器的輸入x[n]，調(diào)制電路工作時，x[n]=A為常數(shù)。累加結(jié)果作為量化誤差延遲一個時鐘周期后作為另一端輸入再與A相加。累加器的溢出值對應(yīng)調(diào)制器的輸出y[n]，若當(dāng)前累加結(jié)果大于其模M時，溢出值為1，否則為0。因此，當(dāng)輸入為常數(shù)A時，累加器在M個fdiv周期內(nèi)將溢出A次，溢出值在時間平均上等于小數(shù)分頻比A/M。

在分頻器輸出fdiv的每一個上升沿，首級累加器對A進(jìn)行累加，累加結(jié)果延時一個時鐘周期后賦給下一級累加器繼續(xù)累加。各級累加器的溢出位在噪聲整形電路中合并為3位二進(jìn)制補(bǔ)碼輸出，即{000,001,010,011,100,101,110,111}，因此ΔN對應(yīng)十進(jìn)制范圍為{-3,-2,-1,0,1,2,3,4}。整數(shù)分頻比B的寬度為5位，其范圍為{0,+1,+2,…,+29,+30,+31}。Δ-Σ調(diào)制器的3位輸出與5位整數(shù)分頻比相加后作為環(huán)路中多模分頻器的5位模控制信號DIV_OUT。

圖5：5.8GHz小數(shù)分頻鎖相環(huán)芯片版圖

圖6：目標(biāo)頻率為5.8GHz時鎖相環(huán)的輸出頻譜

4 仿真及測試結(jié)果

仿真實(shí)驗(yàn)中，調(diào)制器電路使用Verilog HDL語言建模，并基于臺積電 0.18μm CMOS標(biāo)準(zhǔn)數(shù)字流程實(shí)現(xiàn)。仿真結(jié)果使用Synopsys VCX仿真工具進(jìn)行分析。仿真中整數(shù)分頻比設(shè)為24，而小數(shù)分頻比則按照0.05的步長設(shè)置為0.1至0.95之間的值進(jìn)行多次仿真，以綜合評估調(diào)制電路輸出分頻序列的準(zhǔn)確性。

第一次仿真，設(shè)置小數(shù)分頻比為24.75，仿真結(jié)果如圖4所示。根據(jù)仿真結(jié)果，調(diào)制電路的輸出能夠按照設(shè)計要求輸出正確的分頻序列，第10000個統(tǒng)計周期時DIV_OUT的累加值為247500，即調(diào)制器在10000個周期內(nèi)實(shí)現(xiàn)的平均分頻比為24.75。

表1給出了將小數(shù)分頻比設(shè)為0.1-0.95時，調(diào)制電路在10000個時鐘周期內(nèi)的實(shí)際分頻輸出結(jié)果。根據(jù)實(shí)驗(yàn)結(jié)果可以看出，調(diào)制電路能夠按照設(shè)計要求輸出正確的分頻序列，平均誤差僅為0.4%。

本文所設(shè)計的調(diào)制電路已應(yīng)用于5.8GHz小數(shù)分頻鎖相環(huán)芯片，實(shí)物版圖如圖5所示。

測試實(shí)驗(yàn)中，令鎖相環(huán)的輸出頻率為5.8GHz，即分頻比為45.3125，使用Tektronix RSA3408B頻譜分析儀進(jìn)行輸出頻譜的測量，結(jié)果如圖6所示。輸出頻譜的測試結(jié)果說明，鎖相環(huán)能夠準(zhǔn)確地振蕩在5.8GHz的設(shè)計頻點(diǎn)，頻譜兩邊的裙帶及雜散能夠得到很好的抑制。鎖相環(huán)在偏移5.8GHz中心頻率1MHz處的相噪聲-109dBc/Hz。

5 結(jié)論

頻率合成電路的性能直接影響射頻通信芯片的整體指標(biāo)，本文在GHz量級的高速應(yīng)用背景下，設(shè)計實(shí)現(xiàn)了一個基于累加器的三階級聯(lián)型調(diào)制電路，并應(yīng)用于5.8GHz小數(shù)鎖相環(huán)。調(diào)制電路可以采用全數(shù)字形式實(shí)現(xiàn)，有利于低功耗和微型化。仿真及測試結(jié)果表明，調(diào)制電路能夠按照設(shè)計要求輸出準(zhǔn)確的頻率控制字，10000個時鐘周期小數(shù)分頻區(qū)間[0.1,0.95]內(nèi)的平均誤差僅為0.4%。經(jīng)流片測試，基于該調(diào)制電路的5.8GHz相環(huán)路芯片能夠準(zhǔn)確鎖定目標(biāo)頻率，滿足設(shè)計要求。