姜 婕

(西安導(dǎo)航技術(shù)研究所,陜西 西安 710068)

0 引 言

隨著大規(guī)模集成電路，特別是高性能數(shù)字信號處理器的出現(xiàn)和數(shù)字信號處理技術(shù)在雷達(dá)信號處理中的廣泛應(yīng)用，如何在高性能處理器上高效地實(shí)現(xiàn)雷達(dá)信號處理算法成為雷達(dá)工程師需要著重研究的課題[1-6]。而傳統(tǒng)的高性能數(shù)字信號處理平臺由現(xiàn)場可編程門陣列(FPGA)或數(shù)字信號處理器(DSP)等單一處理器構(gòu)成，由于單一處理器各自具有一定的優(yōu)缺點(diǎn)，所以都不能很好地滿足需求，因而采用多種處理器的組合架構(gòu)來實(shí)現(xiàn)。本文提出一種基于FPGA+DSP架構(gòu)的單脈沖跟蹤雷達(dá)處理平臺[7]，充分發(fā)揮FPGA的并行處理能力、邏輯控制能力以及DSP的快速靈活處理能力，并選擇串行高速輸入輸出接口(SRIO)來滿足FPGA與DSP之間的高速數(shù)據(jù)交換需求。

1 基于FPGA+DSP架構(gòu)的處理平臺

該處理平臺包括2片DSP處理器TMS320C6678和1片F(xiàn)PGA XC7VX690T，另外還包括DDR3、flash、時(shí)鐘管理、電源管理、機(jī)內(nèi)測試(BIT)監(jiān)控、在線加載等附屬電路。高性能處理板的內(nèi)部結(jié)構(gòu)如圖1所示。

圖1 FPGA+DSP架構(gòu)高性能處理板板內(nèi)結(jié)構(gòu)

該處理板內(nèi)部的主要硬件資源由以下幾項(xiàng)構(gòu)成：

(1) 2片TI公司的TMS320C6678處理器,主頻不低于1 GHz，外掛容量不小于256 Mbit的FLASH實(shí)現(xiàn)加載和數(shù)據(jù)存儲功能；外掛1組64位DDR3存儲器，容量不小于2 GByte；1路4 SRIO與SRIO交換芯片互連；外部存儲器接口(EMIF)總線與FPGA連接；2路SGMII網(wǎng)絡(luò)連接到BCM5396；2片DSP通過1路4× Hyperlink相連；具備在線加載功能。

(2) 1片XILINX公司的FPGA XC7VX690T，外掛1組64位DDR3存儲器，容量不小于2 GByte；2路4×SRIO與SRIO交換芯片互連，具備在線加載功能。

(3) 其他芯片，1片CPLD用于系統(tǒng)上電、復(fù)位管理，以及板內(nèi)電源電壓和溫度實(shí)時(shí)監(jiān)控、上報(bào)；1片BCM5396用于實(shí)現(xiàn)板內(nèi)網(wǎng)絡(luò)互連和系統(tǒng)網(wǎng)絡(luò)交換功能；1片SRIO交換芯片用于實(shí)現(xiàn)板內(nèi)SRIO全互連。

2 基于FPGA+DSP的跟蹤算法

2.1 跟蹤濾波算法原理[8-11]

(1)

預(yù)測方程如下：

(2)

根據(jù)上述跟蹤濾波算法原理，分別建立距離跟蹤濾波環(huán)路與速度跟蹤濾波環(huán)路，量測值與預(yù)測值的差值定義為偏移誤差，預(yù)測值的初始值選取捕獲瞬間的距離值與速度值，利用偏移誤差與預(yù)測初始值進(jìn)行α-β濾波處理，形成跟蹤閉環(huán)。

移頻因子補(bǔ)償：當(dāng)進(jìn)入跟蹤環(huán)路后需要計(jì)算頻移因子，在MTD之前的慢時(shí)間維進(jìn)行補(bǔ)償，頻移因子ej2πΔfnTr，n=0～N-1，Δf=m·fi-fj，fi為多普勒分辨率，fj為濾波速度對應(yīng)的多普勒頻率，Tr為脈沖重復(fù)時(shí)間。由于快速傅里葉變換(FFT)濾波器組是固定的，檢測出的速度不一定對應(yīng)濾波器輸出的最高點(diǎn)，所以需要利用移頻因子進(jìn)行補(bǔ)償，通過跟蹤濾波結(jié)果來產(chǎn)生移頻因子，實(shí)現(xiàn)了閉環(huán)反饋。

2.2 板內(nèi)各芯片任務(wù)分配

按照不同的工作模式，對DSP和FPGA進(jìn)行合理的任務(wù)分配。該處理平臺需實(shí)現(xiàn)的功能是雷達(dá)的目標(biāo)捕獲功能和跟蹤功能，所以工作模式分為搜索捕獲模式和跟蹤模式。下面分別介紹搜索捕獲模式與跟蹤模式下DSP與FPGA之間的協(xié)同工作是如何進(jìn)行的。

搜索捕獲模式下要實(shí)現(xiàn)的功能有MTD、恒虛警率(CFAR)、N/M檢測。跟蹤模式下要實(shí)現(xiàn)移頻因子補(bǔ)償、MTD、偏移誤差計(jì)算、α-β濾波等功能。板內(nèi)DSP與FPGA的任務(wù)劃分如圖2所示。

圖2 板內(nèi)任務(wù)劃分

開機(jī)工作時(shí)，雷達(dá)進(jìn)入搜索模式，接收信號處理板送來的脈壓結(jié)果，在該跟蹤板上進(jìn)行MTD與CFAR處理，積累夠M幀CFAR結(jié)果后進(jìn)行判斷，如果不符合N/M準(zhǔn)則則繼續(xù)滑窗積累CFAR結(jié)果；如果符合N/M準(zhǔn)則，則轉(zhuǎn)入跟蹤模式。在跟蹤模式下，由于移頻因子與偏移誤差的計(jì)算比較復(fù)雜不易于在FPGA內(nèi)完成，因此跟蹤模式下將移頻因子補(bǔ)償、MTD、偏移誤差的計(jì)算放在DSP1內(nèi)實(shí)現(xiàn)，跟蹤模式下的α-β濾波放在DSP2內(nèi)實(shí)現(xiàn)。

2.3 功能模塊設(shè)計(jì)

(1) MTD模塊

該模塊的實(shí)現(xiàn)方法是：根據(jù)控制包中的控制字信息判斷出需要進(jìn)行多少點(diǎn)FFT處理，對數(shù)據(jù)進(jìn)行加窗處理再調(diào)用FFT核進(jìn)行處理。

(2) CFAR模塊

該模塊的實(shí)現(xiàn)方法是：將整個(gè)CFAR過程劃分為兩部分：兩邊單元檢測和中間單元檢測。兩邊單元檢測主要針對邊沿點(diǎn)，這些點(diǎn)僅有一邊有完整的保護(hù)單元和參考單元，而中間單元檢測針對兩邊均有保護(hù)單元和參考單元的點(diǎn)跡。采用單元平均恒虛警算法[15-16]，保護(hù)單元兩邊各3個(gè)，參考單元兩邊各8個(gè)，兩者平均后輸出，乘以門限系數(shù)作為自適應(yīng)門限值。

(3) 移頻因子補(bǔ)償模塊

該模塊的實(shí)現(xiàn)方法是：根據(jù)跟蹤濾波結(jié)果計(jì)算移頻因子，在跟蹤模式下做MTD處理之前對數(shù)據(jù)進(jìn)行移頻因子補(bǔ)償。

(4) 偏移誤差計(jì)算模塊

該模塊的實(shí)現(xiàn)方法是：距離偏移誤差與速度偏移誤差的計(jì)算原理是相同的，都是利用檢測點(diǎn)左右3個(gè)單元進(jìn)行誤差計(jì)算，按照sinc函數(shù)歸一化誤差計(jì)算方法來進(jìn)行處理。

(5)N/M檢測模塊

該模塊的實(shí)現(xiàn)方法是：積累夠M幀檢測結(jié)果后，選出幅值最大的點(diǎn)進(jìn)行凝聚處理，當(dāng)其余點(diǎn)的速度、距離同時(shí)都在凝聚窗內(nèi)時(shí)進(jìn)行計(jì)數(shù)，計(jì)數(shù)值大于等于N時(shí)判定符合N/M檢測準(zhǔn)則。

(6)α-β濾波模塊

該模塊的實(shí)現(xiàn)方法是：利用距離、速度預(yù)測結(jié)果與距離、速度偏移誤差進(jìn)行α-β濾波處理，跟蹤前50幀α、β濾波增益系數(shù)根據(jù)幀數(shù)自適應(yīng)變化，穩(wěn)定跟蹤后α、β濾波增益系數(shù)則為常數(shù)。

3 仿真與結(jié)果分析

本設(shè)計(jì)采用FPGA+DSP架構(gòu)的處理平臺來實(shí)現(xiàn)跟蹤濾波算法。將Matlab產(chǎn)生的前端脈壓輸入數(shù)據(jù)存儲在板卡內(nèi)部緩存中，經(jīng)過各模塊處理后，通過CCS調(diào)試軟件將距離濾波結(jié)果與速度濾波結(jié)果導(dǎo)出。為了更直觀地查看濾波結(jié)果，在Matlab中畫圖，對比量測結(jié)果、濾波結(jié)果與真實(shí)軌跡，并給出濾波結(jié)果與真實(shí)軌跡的絕對誤差曲線，如圖3～圖5所示。

圖3 距離濾波結(jié)果

圖4 速度濾波結(jié)果

圖5 濾波結(jié)果與真實(shí)軌跡誤差

通過上述結(jié)果可以看出，距離濾波結(jié)果與速度濾波結(jié)果符合設(shè)計(jì)要求，誤差均在可接受范圍內(nèi)。由此證明，利用該FPGA+DSP架構(gòu)處理平臺來實(shí)現(xiàn)雷達(dá)跟蹤算法具有一定的可行性，也證明了算法實(shí)現(xiàn)流程的正確性。

4 結(jié)束語

本文對單脈沖跟蹤雷達(dá)的跟蹤算法進(jìn)行了研究，并給出了各模塊的詳細(xì)設(shè)計(jì)流程。對所采用的FPGA+DSP構(gòu)架硬件平臺進(jìn)行了介紹，給出了各芯片的任務(wù)分配情況，確定了跟蹤算法的硬件實(shí)現(xiàn)方案。在做實(shí)時(shí)處理時(shí)，該設(shè)計(jì)能夠充分利用硬件資源并優(yōu)化編程方法，保證較好的運(yùn)算速度，保證實(shí)際應(yīng)用需求。從對測試數(shù)據(jù)的實(shí)時(shí)處理結(jié)果可以看出該設(shè)計(jì)的正確性和可行性，同時(shí)證明FPGA+DSP構(gòu)架硬件平臺在實(shí)際工程中具有一定的應(yīng)用價(jià)值，為后續(xù)研究多處理器平臺提供了基礎(chǔ)。