曾鑫 馮志斌 張正平 徐代果

納微半導體推出全球首款智能GaNFast氮化鎵功率芯片

氮化鎵（GaN）功率芯片的行業(yè)領(lǐng)導者納微半導體（Navitas Semiconductor）宣布推出新一代采用GaNSense技術(shù)的智能GaNFast氮化鎵功率芯片。GaNSense技術(shù)集成了關(guān)鍵、實時、智能的傳感和保護電路，進一步提高了納微半導體在功率半導體行業(yè)領(lǐng)先的可靠性和穩(wěn)健性，同時增加了納微氮化鎵功率芯片技術(shù)的節(jié)能和快充優(yōu)勢。

新一代納微GaNFast氮化鎵功率芯片有十個型號，目標市場包括智能手機和筆記本電腦的快充充電器。

摘要：基于采樣管p阱浮空技術(shù)用于寄生電容電荷補償，實現(xiàn)采樣開關(guān)高線性度。使串聯(lián)的兩個寄生電容的容值變化方向相反，從而實現(xiàn)了容值的相互補償，使輸入管的寄生電容容值不隨輸入信號幅度變化，相較傳統(tǒng)技術(shù)，采樣開關(guān)的線性度得到進一步提高。另一方面，提出了一種高速低噪聲動態(tài)比較器技術(shù)，減小了MOS管的導通電阻，增加了比較器速度，通過襯底自舉技術(shù)，使比較器輸入管的閾值電壓明顯降低，跨導增加，從而降低了比較器的等效輸入噪聲，解決了動態(tài)比較器速度和噪聲之間必須進行折中的技術(shù)難點。為了驗證上述技術(shù)，基于標準65nmCMOS工藝，設計了一款10bit160MSPSSARADC。1V工作電壓下，芯片實測功耗為2mW，無雜散動態(tài)范圍（SFDR）>69dB，信號噪聲失真比（SNDR）>55.6dB，ADC核的芯片面積僅為0.023mm2，在萊奎斯特采樣情況下，優(yōu)值（FoM）為25.4fJ/步。

關(guān)鍵詞：10bit160MSPS;采樣管p阱浮空技術(shù);高速低噪聲比較器

中圖分類號：TN432

文獻標識碼：A

0引言

近年來，隨著CMOS工藝尺寸越來越小，（8～12）bit逐次逼近型模數(shù)轉(zhuǎn)換器（SARADC）在消耗較小面積的情況下，采樣速度可以達到幾十甚至上百MHz[1-8]，時間交織結(jié)構(gòu)[9-10]和多位每周期的ADC[11]可以提高ADC的速度，但該結(jié)構(gòu)帶來的通道失配和比較器失調(diào)問題會影響ADC線性度。共模電壓變化技術(shù)[12]可以降低SARADC的功耗，但會引起比較器失調(diào)的變化。流水線型SARADC中，校正過程會非常復雜。SARADC設計中，采樣開關(guān)是影響整個SARADC線性度的最重要因素之一。隨著采樣速度提升，需要增加采樣開關(guān)的面積來減小采樣開關(guān)的導通電阻。但采樣開關(guān)面積增加，采樣開關(guān)源/漏極和襯底之間寄生電容也隨之增加。另一方面，對于SARADC而言，為了實現(xiàn)較高信噪比，輸入信號通常為軌對軌信號，采樣開關(guān)的寄生電容值會隨著輸入信號變化，使采樣開關(guān)的線性度進一步惡化。在文獻[16]中，輸入信號和采樣開關(guān)襯底直接相連，可以消除采樣開關(guān)源/漏和襯底的寄生電容及體效應。但是，在深N阱管中，NMOS襯底和N阱之間的寄生電容仍然會限制整個ADC的線性度。文獻[21]中提出了一種采樣開關(guān)線性化技術(shù)，通過采樣開關(guān)寄生電容補償技術(shù)提高了采樣開關(guān)的線性度。但是，這種技術(shù)會使采樣開關(guān)寄生電容的絕對值增加，使采樣開關(guān)線性度的提升不明顯。另一方面，文獻[17-21]提出的高速低功耗比較器技術(shù)，隨著比較器速度提升，比較器輸入對管工作飽和區(qū)的時間變短，造成比較器噪聲性能下降。因此，比較器的噪聲性能和工作速度之間的折中關(guān)系也是SARADC中高性能比較器設計的難點。

基于上述SARADC中的技術(shù)難點，本文針對采樣開關(guān)提出了一種p阱懸浮技術(shù)，該技術(shù)能夠降低采樣開關(guān)的非理想寄生電容，可以明顯抑制采樣開關(guān)的寄生電容值隨輸入信號變化的效應。同時，提出了一種動態(tài)比較器襯底電壓自舉技術(shù)，可以降低MOS管的導通電阻和閾值電壓。MOS管導通電阻的降低可以降低比較器的延遲時間，MOS管閾值電壓的降低，可以增加比較器輸入MOS管的跨導，降低比較器的等效輸入噪聲。在160MSPS采樣率下，SARADC的SFDR>69dB，SNDR>55.6dB，在萊奎斯特采樣情況下，優(yōu)值（FoM）為25.4fJ/步。

1SARADC總體架構(gòu)

本設計所提出的SARADC總體結(jié)構(gòu)如圖1所示。當ADC處于采樣相時，高線性度的采樣開關(guān)導通，電容陣列對輸入信號Vinp/Vinn進行采樣。當ADC處于逐次逼近相時，時鐘信號Clk觸發(fā)比較器和SARlogic，產(chǎn)生10bit輸出碼。如圖1所示，權(quán)重電容C1～C8分裂為兩個相等的子電容，在采樣過程中，這兩個子電容的一端接輸入信號，另一端分別接負基準地和正基準V[21]。REF本文采用共模電壓恒定的開關(guān)切換方式來提高比較器的共模抑制比。單位電容的容值為1fF，單端的電容容值為512fF。通過1000次蒙特卡洛仿真后，單位電容失配不超過0.2%，表明上述電容設計值滿足10bitADC的精度要求。為了減小采樣極板和地之間的寄生電容，電容陣列中的電容采樣高層金屬M7進行設計，使比較器輸入端的寄生電容約為9fF。因此，采樣極板主要的寄生電容為采樣開關(guān)的寄生電容。通過本文所提出的采樣開關(guān)p阱浮空技術(shù)，采樣開關(guān)源/漏和襯底之間的寄生電容約為35fF。因此，總的采樣電容約為556fF。本設計中，1LSB約為1.4mV，kT/C約為0.1mVrms。

2高速高線性采樣開關(guān)技術(shù)

SARADC的線性度主要取決于采樣開關(guān)源/漏和襯底之間的寄生二極管所產(chǎn)生的寄生電容，該寄生電容值會隨輸入信號幅度改變而變化。在高速采樣情況下，為了減小導通電阻，采樣開關(guān)的面積會比較大，采樣開關(guān)的寄生電容對線性度的影響會隨之增大。圖2為采用柵壓自舉技術(shù)的傳統(tǒng)NMOS采樣開關(guān)的原理圖和剖面圖，由圖2（b）可知，在采樣狀態(tài)下，寄生二極管D1和D2均處于反偏狀態(tài)，其寄生電容為勢壘電容C1和C2。由文獻[21]可知，C1和C2會隨著輸入信號Vin的變化而變化。在文獻[16]中，采用輸入信號和襯底短接的方式消除了源/漏和襯底之間的寄生電容。但是，p阱PW和n阱NW之間的寄生電容仍在存在，使采樣開關(guān)的總寄生電容并沒有減小，這會明顯影響整個ADC的采樣速度。

本文提出了一種基于p阱浮空結(jié)構(gòu)的采樣開關(guān)線性度提升技術(shù)，如圖3所示。下拉開關(guān)NM1連接采樣開關(guān)NM的襯底和地，由于NM1的尺寸很小，因此，引入NM1所產(chǎn)生的寄生電容遠小于采樣開關(guān)NM本身的寄生電容。當采樣開關(guān)NM斷開時，NM1導通，NM的襯底電位被下拉到地。當采樣開關(guān)NM導通時，NM1斷開，采樣開關(guān)NM的襯底處于浮空狀態(tài)。圖3（b）給出了該結(jié)構(gòu)的剖面圖，下面以電容C1和C3的變化情況為例進行說明。

當ADC處于逐次逼近相時，采樣開關(guān)NM的襯底通過NM1和地相連，二極管D1、D3都處于反偏狀態(tài)。當ADC處于采樣相時，采樣開關(guān)NM的襯底浮空，則寄生電容C1和C3為串聯(lián)關(guān)系，因此，此時采樣開關(guān)的總寄生電容小于C1和C3。同時，采樣開關(guān)NM的襯底電壓為輸入信號Vin，由于C1、C3會帶來分壓，VP的變化取決于輸入信號Vin、C1和C3的值。通過小信號等效，由基爾霍夫電流定律可知，如果C1=C3，VP電壓的變化為輸入信號Vin變化的0.5倍，這表示C1和C3兩端的電壓變化相同。通過勢壘電容的計算公式可知，Vin在（0.2～1）V變化范圍內(nèi)的情況下，寄生電容C1、C3的容值最大變化量分別為-10%與12%，因此，C1和C3容值的變化幾乎相同，而變化方向相反。由于C1和C3的串聯(lián)關(guān)系，和文獻[16]相比，C1的變化所造成的總寄生電容變化被減小了1/2。

為了證明該技術(shù)和文獻[16]和[21]相比的優(yōu)勢，基于標準65nmCMOS工藝，設計了上述采樣開關(guān)，將寄生參數(shù)導入MATLAB中進行仿真。采樣開關(guān)的寄生電容和輸入信號幅度之間的關(guān)系如圖4所示，當輸入信號Vin在（0.2～1）V時間變化時，文獻[16]和[21]中采樣開關(guān)的寄生電容值變化分別約為31.3%和9%。本結(jié)構(gòu)中采用了p阱浮空技術(shù)，這樣采樣開關(guān)的寄生電容值變化為1.4%。即使考慮到NM1的寄生電容，本結(jié)構(gòu)采樣開關(guān)的總寄生電容也小于35fF，該寄生電容是文獻[16]和[21]寄生電容的70%和39%。因此，本文提出的采樣開關(guān)和傳統(tǒng)結(jié)構(gòu)相比能提線性度。SFDR隨輸入信號頻率和幅度的變化情況分別如圖5（a）和圖5（b）所示。在圖5（a）中，本結(jié)構(gòu)的SFDR與文獻[16]和[21]相比，分別提升了9dB和6dB。在圖5（b）中，輸入差分信號峰-峰值（Vp-p）在（0.6～1.2）V范圍內(nèi)變化時，文獻[16]和[21]的SFDR下降分別為10dB和12dB，本結(jié)構(gòu)的SFDR下降僅為6.5dB。在工藝角和溫度變化情況下，SFDR隨輸入差分信號頻率和幅度變化分別如圖6（a）和圖6（b）所示?？梢钥闯觯赑VT變化的情況下，輸入信號的頻率在（10～80）MHz之間變化時，和文獻[16]和[21]相比，本文比較器的SFDR分別提升10dB與6dB。當輸入差分信號幅度在（0.6～1.2）V范圍變化時，和文獻[16]和[21]相比，本比較器的SFDR分別提升14dB與8.8dB。

3高速低噪聲比較器技術(shù)

動態(tài)比較器是SARADC設計中的一個關(guān)鍵單元，隨著CMOS工藝尺寸不斷縮小，動態(tài)比較器的速度不斷提升，文獻[17-19]給出了幾種高速動態(tài)比較器的結(jié)構(gòu)，但是，比較器的等效輸入噪聲隨著比較器的速度增加而增加。為了實現(xiàn)高速低噪聲比較器，本文提出了一種比較器結(jié)構(gòu)，如圖7（a）所示，使用了互補型輸入結(jié)構(gòu)，針對輸入管M1、M2、M3和M4采用了襯底電壓自舉技術(shù)。比較器的輸出波形示意圖如圖7（b）所示，當輸出信號Dp和Dn的值很接近時，比較器對噪聲很敏感，此時，比較器輸入級的MOS工作在飽和區(qū)，此時，比較器可以看作1個放大器，等效輸入噪聲可近似表示為：

這里的Vn，in和Vn，out分別表示比較器的等效輸入和輸出噪聲，R表示比較器第OUT1級的輸出阻抗，gm表示第1級輸入級的跨導，為了實現(xiàn)低噪聲要求，需要更大的輸入級跨導或者更高的增益，通過增加輸出阻抗來提高增益使帶寬降低，從而影響速度。因此，可通過提高比較器第1級跨導的方式來抑制噪聲。NMOS管的跨導表達式可表示為：

n和COX分別為電子遷移率和MOS管氧化層電容，W/L為MOS管的寬長比，VGS，VSB和VTH分別為MOS管的柵-源電壓，源-襯底電壓和閾值電壓，其余值為常數(shù)。當比較器工作在復位狀態(tài)時，clk1和clk1n分別為0和1，M8和M9導通，M1和M2的襯底電壓（VB1）為0，M4和M5的襯底電壓（VB2）為1。當比較器進入比較狀態(tài)后，clk1從0變?yōu)?，M8和M9被clk1和clk1n關(guān)斷。因此，VB1和VB2的電壓分別被C1和C2耦合。這表明M1和M2的襯底電壓會增加，M4和M5的襯底電壓會降低。使M1、M2、M4和M5的閾值電壓降低，增加輸入管的跨導gm，從而達到降低比較器等效輸入噪聲的目的。因此，比較器速度和噪聲之間的矛盾被緩解了，襯底耦合電壓VB1、VB2和C1、C2之間的對應關(guān)系如圖7（c）所示?？鐚c漏電流隨耦合電容變化情況如圖8所示，隨著C1和C2從0變化到4fF，跨導增加了51%，此時的漏電流小于1.5nA。為了對文獻[18-20]中比較器和該論文提供的比較器的性能進行對比，在65nmCMOS工藝下，對上述4種結(jié)構(gòu)的比較器進行了設計，該論文結(jié)構(gòu)中的C1和C2取值為4fF。4種比較器的后仿真延遲對比如圖9所示，由圖9可知，本論文提出的比較器的速度最快，其速度分別為文獻[18]和[19]的1.3倍和1.2倍，和文獻[21]相比，平均延時被壓縮了17%。本論文提出的比較器結(jié)構(gòu)與文獻[19]和[20]中比較器結(jié)構(gòu)的噪聲仿真對比如圖10所示，本論文所提出的比較器結(jié)構(gòu)和文獻[19]和[20]相比，等效輸入噪聲分別減小了25%和40%。

4電路測試結(jié)果

本文提出的SARADC基于標準65nmCMOS工藝設計，圖11為芯片照片，核心面積為0.13mm×0.18mm，靜態(tài)誤差如圖12所示，DNL為-0.75/+0.47LSB，INL為-0.97/+0.93LSB。輸入信號頻率為10MHz時，如圖13所示，由于受到采樣開關(guān)寄生電容影響，未采用本文技術(shù)的SFDR僅為65dB，同時受到比較器噪聲影響，SNDR僅為54.6dB。如圖14所示，采用本文技術(shù)不僅提高了采樣開關(guān)線性度，同時減小了比較器噪聲，SFDR與SNDR分別提升了9dB和4.3dB。

采用本技術(shù)動態(tài)性能高頻測試結(jié)果如圖15所示，在萊奎斯特輸入頻率下，SFDR為69dB、SNDR為56dB。表1為本設計SARADC與其他研究進行對比的結(jié)果，通過對比可知：本設計在較高的采樣速度下，有更好的線性度，更低的功耗和更低的優(yōu)值（FoM）。

5結(jié)束語

本設計通過采用采樣管p阱浮空技術(shù)，大大提升了采樣開關(guān)線性度，通過比較器輸入管的襯底電壓耦合技術(shù)，比較器不僅實現(xiàn)高速工作，同時實現(xiàn)低噪聲性能。通過上述技術(shù)，設計了一個10位160MSPS采樣率的SARADC，在萊奎斯特采樣率下，SFDR為69dB，SNDR為55.6dB，功耗僅為2mW，優(yōu)值為25.4J/步。測試結(jié)果表明，上述技術(shù)提升了高速SARADC的性能。

參考文獻：

[1] LIU C，CHANG S，HUANG G，et al.A 10b 100MS/s1.13mW SAR ADC with binary-scaled error compensation [C]. ISSCC 2010：386–387.

[2] CRANINCKX J，PLAS G V D. A 65 fJ/Conversion-Step 0-to-50MS/s 0-to-0.7mW 9b Charge-sharing SAR ADC in 90nm Digital CMOS[C].ISSCC 2007：246-247.

[3] QIU L，TANG K，ZHENG Y，et al.A flexible-weighted nonbinary searching technique for high-speed SAR- ADCs[J].IEEE Transactions on Very Large Scale Integration （VLSI） Systems，2016，24（8）：2808-2812.

[4] NAKANE H，UJIIE R，OSHIMA T，et al.A fully integrated SAR ADC using digital correction technique for triple- mode mobile transceiver[J].IEEE Journal of Solid-State Circuits，2014（11）：2503-2514.

[5] PALANI R K，HARJANI R.A 220-MS/s 9-bit 2x time- interleaved SAR ADC with a 133-fF input capacitance and a FOM of 37 fJ/conv in 65-nm CMOS[J].IEEE Transactions on Circuits and Systems ?I- Express Briefs，2015，62（11）：1053-1057.

[6] VITEK R，GORDON E，MAERKOVICH S，et al.A 0.015 mm2 63 fJ/conversion-step 10 bit 220 MS/s SAR ADC with 1.5 b/step redundancy and digital metastability correction[C].Proceedings of the IEEE 2012 Custom Integrated Circuits Conference，2012：1-4.

[7] LI D Q，ZHU Z M，DING R X，et al.A 1.4-mW 10-bit 150- MS/s SAR ADC with nonbinary split capacitive DAC in 65nm CMOS[J].IEEE Transactions on Circuits and Systems II，2017，40（12）：1012-1016.

[8] TSAI J H，et al.A 0.003 mm2 10 b 240 MS/s 0.7 mW SAR ADC in 28 nm CMOS with digital error correction and correlated-reversed switching[J].IEEE J.Solid-State Circuits，2015，50（6）：1382-1398.

[9] XING D，YAN Z，CHAN C H，et al.Seven-bit 700- MS/s four-way time-interleaved SAR ADC with partial Vcm-based switching.IEEE Trans[J].VLSI Syst.，2017，25（3）：1168-1172.

[10] FANG J，THIRUNAKKARASU S，YU X，et al.A 5-GS/s 10-b 76-mW Time-Interleaved SAR ADC in 28 nm CMOS [J].IEEE Transactions on Circuits and Systems ?-Regular Papers，2017，64（4）：1673-1683.

[11] CHAN C H，YAN Z，SIN S W，et al.A 5.5mW 6b 5GS/s 4×interleaved 3b/cycle SAR ADC in 65nm CMOS[C].IEEE ISSCC Dig.Tech.Papers，2015：466-467

[12] LIU C，CHANG S; HUANG G，et al.A 10-bit 50-MS/s SAR ADC with a monotonic capacitor switching procedure [J].IEEE Journal of Solid-State Circuits，2010，45（4）：731-740.

[13] LIU J，ZHU Y，CHAN C，et al.Uniform quantization theory-based linearity calibration for split capacitive DAC in an SAR ADC[J].IEEE Trans.Very Large Scale Integr.（VLSI） Syst.，2016，24（7）：2603-2607.

[14] ZHU Y，CHAN C，SIN S，et al.A 35fJ 10 b 160 MS/s Pipelined-SAR ADC with decoupled flip-around MDAC and self-embedded offset cancellation[C].Solid State Circuits Conference，2011：61-64.

[15] ZHONG J，ZHU Y，CHAN C，et al.A 12b 180MS/s 0.068mm2 pipelined-SAR ADC with merged-residue DAC for noise reduction[C].ESSCIRC Conference 2016：42nd European Solid-State Circuits Conference，2016：169-172.

[16] ZANCHI A，CHANG D Y.A 16-bit 65-MS/s pipeline ADC with 80-dBFS SNR using analog auto-calibration in SiGe SOI complementary BiCMOS[J].IEEE Trans.Circuits Syst.II，Express Briefs，2008，55（12）：2166-2177.

[17] ABBAS M，F(xiàn)URUKAWA Y，Komatsu S，et al.Clocked comparator for high-speed applications in 65 nm technology[C].Beijing：Solid State Circuits Conference，2010：1-4.

[18] GAO J，LI G，LI Q.High-speed low-power common- mode insensitive dynamic comparator[J].Electron. Lett.，2015，51（2）：134-136.

[19] XU D，XU S，CHEN G.High-speed low-power and low- power supply voltage dynamic comparator[J].Electron. Lett.，2015，51（23）：1914-1916.

[20] XIN X，CAI J，XIE R，et al.Ultra-low power comparator with dynamic offset cancellation for SAR ADC[J].Electron. Lett.，2017，53（24）：1572-1574.

[21] XU D，QIU L，ZHANG Z，et al.A Linearity-Improved 8-bit 320 MS/s SAR ADC With Meta-Stability Immunity Technique[J].IEEE Trans.Very Large Scale Integr.2018，26（8）：1545-1553.

[22] CAO Z，YAN S，LI Y.A 32 mW 1.25 GS/s 6 b 2 b/step SAR ADC in 0.13μm CMOS[C].IEEE ISSCC Dig.Tech. Papers，2008：542–543.

[23] CHIO U F，WEI H G，ZHU Y.A self-timing switch-driving register by precharge-evaluate logic for high-speed SAR ADCs[C].IEEE Asia Pacific Conference on Circuits and Systems.2008：1164-1167.

[24] CHEN L，RAGAB K，TANG X，et al.A 0.95-mW 6-b 700- MS/s Single-Channel Loop-Unrolled SAR ADC in 40- nm CMOS[J].IEEE Transactions on Circuits and Systems II.，2017，64（3）：244-248.

[25] SHU G，LUO L，SHU C，et al.Settling optimised sample- and-hold circuit with high-linearity input switch in 65 nm CMOS[J].Electron.Lett.，2010，46（22）：553-555.

藍碧石開發(fā)出1W無線供電芯片組，面向可穿戴等設備

ROHM集團旗下的藍碧石科技株式會社面向可穿戴設備，開發(fā)出可高達1W的無線供電芯片組“ML7661”（發(fā)射端）和“ML7660”（接收端），主要面向可穿戴等設備。

新產(chǎn)品內(nèi)置了電力傳輸和接收所需的控制電路，無需外置微控制器，在1W供電級別，實現(xiàn)了業(yè)內(nèi)超小的系統(tǒng)尺寸。新產(chǎn)品非常適用于需要長時間佩戴的、電池容量較大的可穿戴設備，例如腕式血壓計、智能手表、助聽器等。

此外，由于新產(chǎn)品使用了13.56MHz的高頻段，因此也支持頻率相同的NFC的非接觸式通信。