王紅亮，和 爽

(中北大學，電子測試技術國家重點實驗室，儀器科學與動態(tài)測試教育部重點實驗室,山西太原 030051)

0 引言

隨著星載通信、雷達測試等領域的不斷發(fā)展，高速數(shù)據(jù)采集技術的需求不斷增加，傳統(tǒng)并行接口已逐漸難以滿足日益增長的數(shù)據(jù)傳輸速率[1-2]。2011年推出的JESD204B串行接口，大幅提升傳輸速率，并具有對應封裝尺寸小、成本低，PCB布局布線簡化等優(yōu)勢，已成為目前高速數(shù)據(jù)轉(zhuǎn)換器的主流接口片[3-5]。但JESD204B接口主要針對轉(zhuǎn)換器采集數(shù)據(jù)收發(fā)，不適用于較遠距離的傳輸，無法與常見的高速數(shù)據(jù)分析存儲設備進行互聯(lián)。而JESD204B的相關IP產(chǎn)品也尚未開源，無法針對特定開發(fā)進行裁剪，且費用昂貴[6]。因此，開發(fā)遠距離傳輸JESD204B信號的拓展系統(tǒng)具有重要意義。

目前，光纖傳輸由于其帶寬高、距離遠、靈敏度高、體積小等優(yōu)勢[7]，已廣泛應用于高速數(shù)據(jù)分析存儲設備。在此背景下，本文提出了一種JESD204B-光纖傳輸接口轉(zhuǎn)換器，并自主設計了JESD204B接口邏輯，實現(xiàn)了高速數(shù)據(jù)轉(zhuǎn)換器與存儲分析設備之間的數(shù)據(jù)收發(fā)。

1 總體設計方案

本文在對JESD204B接口和光纖傳輸接口相關協(xié)議進行分析后，以FPGA作為硬件控制平臺，設計了相應接口邏輯、硬件電路與外圍測試環(huán)境。轉(zhuǎn)換器系統(tǒng)整體方案設計如圖1所示。

系統(tǒng)主要劃分為JESD204B接口單元、光纖接口單元、數(shù)據(jù)緩存單元以及時鐘管理單元。AD采集板卡的JESD204B接口通過FMC(FPGA mezzanine card)插槽與系統(tǒng)的JESD204B接口單元互連，JESD204B接口單元接收到的數(shù)據(jù)經(jīng)過處理整合后，傳輸至數(shù)據(jù)緩存單元進行緩存；光纖接口單元基于Aurora傳輸協(xié)議，負責將接收數(shù)據(jù)打包處理并由SFP光模塊轉(zhuǎn)換為光纖信號向外部設備傳輸；時鐘管理單元負責向JESD204B接口內(nèi)部邏輯和外部AD采集板卡，以及光纖接口內(nèi)部邏輯提供所需時鐘。

2 硬件設計

2.1 JESD204B接口單元設計

系統(tǒng)與外部采集板卡互連采用FMC接口。FMC接口插拔方便，接口信號類型豐富，包含電源信號、JTAG信號、IIC信號、普通用戶信號及吉比特信號等，有助于系統(tǒng)針對不同外部采集板卡實現(xiàn)不同的拓展功能，提高系統(tǒng)設計的靈活性[8]。其中，吉比特信號引腳信號完整性可保證高達10 Gbps的信號通信，可滿足目前常見采集板卡JESD204B接口的數(shù)據(jù)傳輸要求。

外部采集板卡多采用SPI接口進行工作模式等配置。為保證采集板與系統(tǒng)之間SPI信號的電平匹配，設計選取4位雙電源電平轉(zhuǎn)換芯片SN74AVC4T774對配置信號進行處理，并在兩端信號分別串接阻值為22 Ω的電阻，以防止信號過沖對電路的影響，電路連接如圖2所示。

圖2 SPI接口電平轉(zhuǎn)換電路

2.2 光纖接口單元設計

光纖接口選用SFP光模塊AFBR-703ASDZ來實現(xiàn)電信號與光信號的轉(zhuǎn)換與傳輸。AFBR-703ASDZ支持10 Gb以太網(wǎng)設備設計，最高線路速率達10.313 Gbps，最大傳輸距離300 m，可有效傳輸前端JESD204B接口單元的數(shù)據(jù)。光纖接口單元電路連接如圖3所示。

圖3 光纖接口單元硬件連接圖

光模塊的收發(fā)數(shù)據(jù)端口RD+、RD-、TD+、TD-內(nèi)部采用交流耦合方式，與FPGA內(nèi)部串行收發(fā)器相連，走線阻抗需滿足差分阻抗100 Ω，以保證高速傳輸?shù)男盘柾暾?。其利用輸入的高速差分邏輯信號來調(diào)節(jié)內(nèi)部發(fā)送端的激光驅(qū)動器電流。FPGA通過TxFAULT和RxLOS信號檢測光模塊發(fā)送與接收鏈路故障與否，通過TxDIS信號控制光信號關斷。

3 FPGA內(nèi)部邏輯設計

FPGA平臺選用Xilinx Kintex系列的XC7K325T芯片，其高性能HP Bank適配于DDR緩存接口，內(nèi)部集成GTX串行收發(fā)器，最大線路速率支持12.5 Gbps。FPGA作為系統(tǒng)的邏輯控制核心，完成JESD204B接口與光纖接口的橋接通信。

系統(tǒng)上電后，各單元進入初始化階段，F(xiàn)PGA首先對時鐘管理芯片進行配置，確保各單元所需時鐘準確無誤。之后控制JESD204B接口邏輯向外發(fā)送同步信號，通知外部采集板卡啟動鏈路同步，待鏈路建立完成后，控制數(shù)據(jù)緩存邏輯接收采集數(shù)據(jù)，同時光纖接口單元與外部設備鏈接完成后，開始從緩存中讀取數(shù)據(jù)向外傳輸。

3.1 JESD204B接口邏輯設計

接口邏輯構建基于GTX串行收發(fā)器與后端通道邏輯組成的數(shù)據(jù)流邏輯結構，如圖4所示。在狀態(tài)控制邏輯的控制下，外部串行數(shù)據(jù)由GTX串行收發(fā)器完成接收，經(jīng)由通道邏輯部分實現(xiàn)接口協(xié)議的相關時序與驗證。

圖4 JESD204B接口邏輯結構

其中，對于GTX串行收發(fā)器而言，其內(nèi)部鎖相環(huán)需要高精度參考時鐘以保證初始化等流程正常運行，其后端的數(shù)據(jù)通路需要用戶時鐘作為數(shù)據(jù)流傳輸基準。通道邏輯作為GTX數(shù)據(jù)流的承接部分也需要核心時鐘確保正確傳輸。為減少時鐘輸入資源，系統(tǒng)配置通道邏輯數(shù)據(jù)通路與GTX輸出數(shù)據(jù)通路保持一致，從而保證參考時鐘與數(shù)據(jù)流時鐘為同一頻率，均由串行收發(fā)器的MGTREFCLK差分引腳輸入的時鐘提供。時鐘分配邏輯結構如圖5所示，輸入時鐘由GTX專用緩沖轉(zhuǎn)換器IBUFDS_GT轉(zhuǎn)換為單端時鐘后，一路直接輸出至GTX的REFCLK端口，另一路通過全局時鐘緩沖BUFG增大扇出能力，然后分別輸出至GTX的RXUSRCLK端口與通道邏輯的核心時鐘[9]。

圖5 時鐘分配邏輯結構

數(shù)據(jù)流根據(jù)JESD204B協(xié)議完成同步與傳輸，流程如圖6所示[10]。首先拉低同步信號SYNC，通知外部采集板卡開始建立鏈路并發(fā)送/K/碼。同時拉高GTX的復位信號并選擇順序復位，對GTX進行初始化，以保證內(nèi)部鎖相環(huán)與邏輯功能器件狀態(tài)穩(wěn)定。待復位完成后，對用于串行數(shù)據(jù)對齊的特殊字符Comma進行檢測。檢測到Comma字符后，對應檢測信號拉高，啟動串行數(shù)據(jù)與時鐘的對齊，并將對齊后的數(shù)據(jù)解串解碼。解串解碼后的并行數(shù)據(jù)，需要進行/K/碼檢測，當連續(xù)無誤地檢測到4個/K/碼后，拉高信號SYNC，協(xié)議的碼組同步階段結束。初始通道同步階段開始，外部采集板卡會發(fā)送4個包含鏈路參數(shù)的多幀序列，如果序列驗證無誤，則進入數(shù)據(jù)傳輸階段，鏈路建立成功；如果驗證有誤，則回到碼組同步階段，重新初始化GTX以及對齊串行數(shù)據(jù)。

圖6 協(xié)議同步交互流程

3.2 光纖接口邏輯設計

光纖接口邏輯仍依托于FPGA的底層GTX串行收發(fā)器，同時采用Aurora協(xié)議進行傳輸。Aurora是一個輕量級鏈路層協(xié)議，在Xilinx FPGA中可免費使用，拓展性強且占用資源成本低，方便用戶針對開發(fā)需求進行定制，圖7是Aurora IP的內(nèi)部邏輯結構。

圖7 Aurora IP內(nèi)部邏輯結構

針對系統(tǒng)的高速數(shù)據(jù)流設計需求，設計具體采用Aurora 64B/66B協(xié)議，其相較傳統(tǒng)8B/10B編碼方式的傳輸開銷更低，線路速率更高，最高可達10.312 5 Gbps[11]。用戶數(shù)據(jù)接口采用通用化總線接口中的AXI4-Stream接口，AXI4-Stream接口面向高速數(shù)據(jù)流傳輸，無需考慮地址映射，允許無限制數(shù)據(jù)突發(fā)傳輸。整個接口通過全局邏輯完成通道綁定以及進行通道初始化，由通道邏輯實例化驅(qū)動GTX串行收發(fā)器，處理數(shù)據(jù)流的解碼和編碼，并執(zhí)行錯誤檢驗。

3.3 數(shù)據(jù)緩存邏輯設計

數(shù)據(jù)緩存單元采用基于Xilinx MIG IP的乒乓讀寫操作控制方案，利用對不同存儲區(qū)域的讀寫切換有效降低預充電命令與激活命令之間的時間間隔，并且使用超長突發(fā)操作減少發(fā)送列尋址和讀寫命令所造成的時間延時[12]，顯著地提高數(shù)據(jù)傳輸效率。

圖8 DDR3讀寫乒乓操作流程

本設計中乒乓操作流程如圖8所示，將DDR3分為A、B兩個Bank，當初始化完成之后，緩存邏輯以寫滿DDR3中的A Bank作為開始標志；往B Bank寫數(shù)據(jù)至寫滿后，并自A Bank讀出數(shù)據(jù)至讀空，組成一個乒乓操作；同理，自B Bank讀出數(shù)據(jù)至讀空后，并往A Bank寫數(shù)據(jù)至寫滿，組成另一個乒乓操作，2個操作循環(huán)往復；數(shù)據(jù)傳輸結束時，緩存邏輯將A Bank中數(shù)據(jù)讀出，作為DDR3中數(shù)據(jù)緩存結束的唯一標志。另外，由于只是一塊DDR3及一個MIG IP來實現(xiàn)乒乓操作，其中命令地址線是共用的，因此該設計利用分時復用的方法來達到讀寫數(shù)據(jù)線和地址線的調(diào)用。

4 測試驗證

為測試系統(tǒng)JESD204B接口單元功能完整性，外部采集板卡選用具有JESD204B接口的ADS54J60EVM采集板，其采樣分辨率為16位，采樣率設為500 Msps，傳輸編碼方式為8B/10B，則測試鏈路的線路速率為10 Gbps。由信號源向采集板卡提供2.5 MHz的模擬正弦波信號輸入，Vivado軟件與ILA核抓取FPGA內(nèi)部邏輯信號，功能測試結果如圖9所示?？梢钥闯?，在GTX復位完成及Comma碼檢測對齊正確后，通道恢復出正確的K碼，并按順序完成碼組同步，初始通道同步，用戶數(shù)據(jù)傳輸各階段，采集到穩(wěn)定平滑的正弦波信號，JESD204B鏈路建立成功。

圖9 JESD204B單元板級邏輯驗證時序圖

其次，測試系統(tǒng)整體鏈接傳輸功能。為方便數(shù)據(jù)觀測，將采集板卡配置為測試模式，發(fā)送連續(xù)遞增數(shù)據(jù)序列，并將光纖接口單元與外部高速存儲測試記錄儀互連。序列發(fā)送周期為1 000個采樣點，雙通道數(shù)據(jù)鏈路發(fā)送，F(xiàn)PGA內(nèi)部數(shù)據(jù)抓取結果如圖10所示，高速存儲記錄儀記錄數(shù)據(jù)結果如圖11所示。結果顯示，采集板數(shù)據(jù)可通過系統(tǒng)穩(wěn)定無誤的傳輸至高速存儲記錄儀。

圖10 遞增序列板級邏輯數(shù)據(jù)抓取結果

圖11 高速存儲記錄儀數(shù)據(jù)記錄結果

5 結束語

本文設計了一種JESD204B-光纖傳輸接口轉(zhuǎn)換器，實現(xiàn)了JESD204B接口與光纖接口的橋接傳輸，拓展JESD204B信號的通用性與傳輸距離，使之能與高速數(shù)據(jù)分析存儲設備對接。通過測試，鏈路傳輸速率可達10 Gbps，且數(shù)據(jù)傳輸穩(wěn)定無誤，符合設計要求。本文為高速數(shù)據(jù)采集傳輸領域的提供了一種解決方案，對與JESD204B接口自主化的進一步研究具有參考意義。