張 偉，祝 名，李培蕾，屈若媛，姜貿(mào)公

（中國航天宇航元器件工程中心，北京100094）

1 引言

隨著我國遙感衛(wèi)星實(shí)現(xiàn)高軌分辨率不斷向米級推進(jìn)，軍事通信衛(wèi)星系統(tǒng)呈現(xiàn)出單星容量不斷擴(kuò)容、傳輸速率不斷提升、新一代導(dǎo)航系統(tǒng)定位精度優(yōu)于米級的發(fā)展趨勢。航天器任務(wù)的體系化、網(wǎng)絡(luò)化、智能化已成為未來主流方向。微系統(tǒng)以處理器為核心，包括微電子技術(shù)、射頻與無線電技術(shù)、光電子技術(shù)、微機(jī)電系統(tǒng)等技術(shù)，從系統(tǒng)工程的角度出發(fā)，通過單片集成、封裝、互聯(lián)等微細(xì)加工等技術(shù)，在框架、基板等載體上制造、裝配、集成為可提供系統(tǒng)或子系統(tǒng)功能的微小型化器件。微系統(tǒng)作為高度集成的電子產(chǎn)品系統(tǒng)，對于未來宇航裝備實(shí)現(xiàn)高性能發(fā)展將起到越來越強(qiáng)的支撐作用。本文在研究當(dāng)前國內(nèi)外微系統(tǒng)技術(shù)最新發(fā)展趨勢的基礎(chǔ)之上，結(jié)合宇航裝備應(yīng)用需求，分析了微系統(tǒng)電子產(chǎn)品宇航應(yīng)用面臨的技術(shù)挑戰(zhàn)，并給出了未來微系統(tǒng)宇航應(yīng)用的發(fā)展建議。

2 微系統(tǒng)技術(shù)發(fā)展趨勢

2.1 微系統(tǒng)功能密度、智能化程度不斷提升

隨著新型架構(gòu)、新興材料和先進(jìn)封裝技術(shù)的發(fā)展，軍用微系統(tǒng)正在朝著小型微型化、多功能集成化、靈活智能化等方向發(fā)展。從實(shí)現(xiàn)方式上來看，一方面重視多種功能的異質(zhì)、異構(gòu)集成，在此基礎(chǔ)上實(shí)現(xiàn)小型微型化；另一方面通過將多個電子元器件進(jìn)行系統(tǒng)化整合，實(shí)現(xiàn)多功能集成化，打造微型系統(tǒng)平臺。采用模塊化、開放式發(fā)展模式，實(shí)現(xiàn)先進(jìn)技術(shù)的更快融入和集成，降低系統(tǒng)研發(fā)調(diào)試的難度和成本；加入自主學(xué)習(xí)和自主決策能力，提高自適應(yīng)能力，擴(kuò)大微系統(tǒng)的作用范圍。

美國空軍研究實(shí)驗(yàn)室代表美國國防部高級研究計(jì)劃局（Defense Advanced Research Projects Agency,DARPA）授予美國雷神公司空間和機(jī)載系統(tǒng)部門“實(shí)時可配置加速器（RCA）、時域?qū)Ｓ孟到y(tǒng)級芯片（DSSoC）”項(xiàng)目合同研發(fā)異構(gòu)計(jì)算架構(gòu)，在提供專用處理器性能的同時，保持通用處理器的可編程性。RCA、DSSoC項(xiàng)目尋求利用機(jī)器學(xué)習(xí)、先進(jìn)異構(gòu)處理器、通用處理器以及ARM計(jì)算軟硬件能力來開發(fā)新工具和硬件技術(shù)，通過單個可編程設(shè)備實(shí)現(xiàn)多應(yīng)用系統(tǒng)的快速開發(fā)。RCA、DSSoC項(xiàng)目旨在開發(fā)由多個內(nèi)核組成的異構(gòu)片上系統(tǒng)，這些內(nèi)核包括通用處理器、專用處理器、硬件加速器、固態(tài)存儲器和輸入/輸出。研究內(nèi)容涉及構(gòu)建器件工作時可重新配置的硬件和軟件，以實(shí)現(xiàn)接近專用集成電路的性能，且不會犧牲數(shù)據(jù)密集型算法的可編程性。Teledyne公司于2009年與DARPA的微系統(tǒng)技術(shù)辦公室簽訂合同，開發(fā)千吉赫茲電子器件和集成電路。根據(jù)DARPA的千吉赫茲電子計(jì)劃，該公司將研究“革命性的”晶體管技術(shù)。HRL實(shí)驗(yàn)室是波音公司和通用汽車旗下的研發(fā)實(shí)驗(yàn)室，其與DARPA合作的GaN項(xiàng)目旨在將GaN應(yīng)用于碳化硅襯底晶片，研制的集成電路（IC）能夠滿足最佳的組合效率、輸出功率，而此類IC在無線電頻率和毫米波半導(dǎo)體技術(shù)中同樣適用，這類GaN器件和單片微波集成電路(MMIC)將成為促進(jìn)下一代雷達(dá)、電子戰(zhàn)系統(tǒng)和通信系統(tǒng)發(fā)展的關(guān)鍵。

美國ADI公司和普林斯頓大學(xué)合作實(shí)現(xiàn)集存儲和計(jì)算功能于一體的可編程芯片，加速人工智能（Artifical Intelligence，AI）發(fā)展，并削減功耗。該芯片基于一種被稱為內(nèi)存計(jì)算的技術(shù)，可在內(nèi)存中計(jì)算，消除馮·諾依曼架構(gòu)中最主要的計(jì)算瓶頸（存儲器墻），內(nèi)存計(jì)算直接在存儲中執(zhí)行計(jì)算，從而提高速度和效率。該芯片已集成到可編程處理器架構(gòu)中，可采用標(biāo)準(zhǔn)編程語言，如C語言，尤其適合在依賴高性能計(jì)算但電池壽命有限的手機(jī)、手表或其他便攜移動設(shè)備上使用。

美國DARPA與斯坦福國際研究院簽訂“終身學(xué)習(xí)機(jī)器（L2M）”項(xiàng)目合同，研發(fā)能夠持續(xù)學(xué)習(xí)的下一代AI系統(tǒng)，并將在新任務(wù)上部署該學(xué)習(xí)能力以使系統(tǒng)變得更好、更可靠。美國加州大學(xué)歐文分校研究團(tuán)隊(duì)計(jì)劃研究海馬和皮層的雙存儲器架構(gòu)，并將該知識應(yīng)用于制造智能系統(tǒng)。這些系統(tǒng)通過對比輸入和現(xiàn)有存儲基礎(chǔ)，能夠預(yù)測可能的輸出。從理論上講，這樣的系統(tǒng)可在保持此前學(xué)習(xí)的基礎(chǔ)上變得更具適應(yīng)性。美國塔夫斯大學(xué)研究團(tuán)隊(duì)研究了在蠑螈等動物中觀察到的再生機(jī)理，并以此為基礎(chǔ)創(chuàng)造了柔性機(jī)器人，這些機(jī)器人能夠在飛行中改變其結(jié)構(gòu)和功能來適應(yīng)環(huán)境中的變化。斯坦福國際研究院研究團(tuán)隊(duì)將研究AI算法，該算法基于存儲器合并和回訪的生物機(jī)制。在該AI技術(shù)中，未來的認(rèn)知系統(tǒng)如自動機(jī)器人有望能夠在初始部署后持續(xù)學(xué)習(xí)，改進(jìn)執(zhí)行性能和整體安全性。

2.2 2.5D/3D先進(jìn)封裝技術(shù)助力微系統(tǒng)異質(zhì)/異構(gòu)集成

近年來片上系統(tǒng)（System on Chip,SoC）、系統(tǒng)級封裝（System in Package,SiP）等微系統(tǒng)產(chǎn)品不斷從注重多芯片的多芯片組件（Multichip Module，MCM）封裝朝著2.5D/3D、異質(zhì)/異構(gòu)集成封裝的方向發(fā)展，由此帶來的新技術(shù)包括倒裝（Flip-Chip）、微凸點(diǎn)（μBumps）、晶圓級封裝（Wafer Level Package）、介質(zhì)層（Interposer）、再布線層（Re-Distribution-Layer,RDL）、硅通孔（Through Silicon Via,TSV）等[1]。近年來，微系統(tǒng)先進(jìn)封裝技術(shù)呈爆炸式發(fā)展，如臺灣積體電路制造股份有限公司（臺積電）的InFO（Integrated Fan-out）、CoWoS（Chip on Wafer on Substrate）、SoIC（System on Integrated Chips）技術(shù)，Intel公司的Foveros技術(shù)，Amkor公司的SWIFT（Silicon Wafer Integration Fan-out Technology）、HDFO（High Density Fan out）等技術(shù)[2]。

臺積電于2018年提出的SoIC是一種創(chuàng)新的多芯片堆疊3D封裝技術(shù)，SoIC基于臺積電的CoWoS與多晶圓堆疊封裝技術(shù)開發(fā)，可以達(dá)到無凸起的鍵合結(jié)構(gòu)，把很多不同性質(zhì)的臨近芯片整合在一起，而且其接合材料能直接透過微小的孔隙溝通多層的芯片，使芯片I/O具有強(qiáng)大的可擴(kuò)展性，實(shí)現(xiàn)了高密度的芯片到芯片互連，臺積電SoIC封裝示意如圖1所示。其實(shí)現(xiàn)了在相同體積內(nèi)性能的大幅提升，從外觀上看，新集成的芯片就像一個通用的SoC芯片，其尺寸縮小，性能提高，但嵌入了所需的且異質(zhì)的集成功能。它具有超高密度垂直堆疊，是推進(jìn)異質(zhì)芯片集成領(lǐng)域的關(guān)鍵技術(shù)支柱。

圖1 臺積電SoIC封裝示意

Intel公司于2019年首次推出Foveros技術(shù)，Intel公司Foveros封裝結(jié)構(gòu)如圖2所示。該技術(shù)中Intel公司首次引入了3D堆疊的優(yōu)勢，可實(shí)現(xiàn)在邏輯芯片上堆疊功能芯片。主要特點(diǎn)是通過直徑為36μm的微凸點(diǎn)進(jìn)行面對面的芯片對芯片粘接。目前，Intel公司已經(jīng)有了Foveros技術(shù)的芯片樣品，并已經(jīng)做好了規(guī)模量產(chǎn)的準(zhǔn)備，Intel公司稱之為“混合x86處理器“(Hybrid x86 CPU)”。這顆芯片的長寬尺寸只有12mm×12 mm，高度僅僅1 mm，內(nèi)部3D堆疊封裝了多個芯片，待機(jī)功耗只有2 mW，最高功耗也不超過7 W[3]。

圖2 Intel公司Foveros封裝結(jié)構(gòu)

HDFO是基于Amkor公司的SWIFT技術(shù)開發(fā)而成，是下一代異構(gòu)芯片封裝的發(fā)展方向。SWIFT技術(shù)是先將有微凸點(diǎn)的芯片互聯(lián)至RDL預(yù)布線的介質(zhì)層，切單后再倒裝至FCBGA基板以完成異構(gòu)芯片封裝。該技術(shù)保持了高密度連線，出色的信號質(zhì)量，且無需TSV，因而可以進(jìn)一步降低封裝成本。HDFO異構(gòu)芯片封裝已成功用于多種應(yīng)用，包括網(wǎng)通設(shè)備、服務(wù)器以及多種GPU和FPGA等結(jié)構(gòu)。

近年來，在國家主管機(jī)關(guān)統(tǒng)籌安排下，按照產(chǎn)品領(lǐng)域和技術(shù)領(lǐng)域成體系布局、加強(qiáng)微系統(tǒng)技術(shù)和產(chǎn)品開發(fā)的協(xié)同平臺建設(shè)的發(fā)展理念，中國電子科技集團(tuán)公司第五十八研究所、西安微電子技術(shù)研究所等單位逐步成為國內(nèi)宇航先進(jìn)封裝技術(shù)發(fā)展的主力軍。FOWLP（Fan-out Wafer Level Package）是一種基于宇航級高密度多芯片重構(gòu)、晶圓級塑封及多層再布線技術(shù)等幾大關(guān)鍵技術(shù)綜合而形成的一種高密度封裝技術(shù)。中國電子科技集團(tuán)公司第五十八研究所經(jīng)過多年發(fā)展，已形成較成熟的微系統(tǒng)設(shè)計(jì)仿真平臺和團(tuán)隊(duì)，攻克了微納加工工藝、TSV過孔工藝、晶圓重構(gòu)技術(shù)等關(guān)鍵技術(shù)，具備Die-to-Die、Die-to-Wafer、Die-to-Substrate（Si、Glass、BT、LTCCHTCC）高精度微凸點(diǎn)陣列倒裝焊接工藝，TSV孔直徑為10~30μm，線寬為10μm，RDL層數(shù)為1~6層，堆疊層數(shù)為10層，并建立了國內(nèi)先進(jìn)的微系統(tǒng)工藝平臺，成為國內(nèi)先進(jìn)封裝制造的排頭兵。

西安微電子技術(shù)研究所是我國航天微電子及封裝產(chǎn)業(yè)的主力軍，于2017年啟動了12英寸TSV先進(jìn)封裝生產(chǎn)線項(xiàng)目建設(shè)，該生產(chǎn)線兼容8/12英寸晶圓，具備完整的TSV晶圓制備、微模組裝工藝能力，互連芯片尺寸為0.05 mm×0.05 mm~100 mm×100 mm，TSV孔直徑為10~30μm，硅基板厚度為100~250μm，硅基板最大尺寸為50 mm×33 mm，RDL層數(shù)為1~3層。其已打造了國內(nèi)高水平的三維微系統(tǒng)工藝設(shè)計(jì)、研發(fā)、制造、測試公共服務(wù)平臺。

2.3 微系統(tǒng)開發(fā)生態(tài)向快速復(fù)用、開放融合方面發(fā)展

2.3.1 基于芯粒（Chiplet）的設(shè)計(jì)方式

在過去的幾年中，摩爾定律的持續(xù)放緩對微處理器等超大規(guī)模集成電路設(shè)計(jì)的持續(xù)改進(jìn)帶來了各種潛在的阻力，從16 nm/14 nm節(jié)點(diǎn)開始，集成電路設(shè)計(jì)和制造的成本劇增，一個新的工藝節(jié)點(diǎn)演進(jìn)周期從18個月延長至2.5年甚至更長。為了應(yīng)對這些挑戰(zhàn)，基于芯粒的設(shè)計(jì)理念應(yīng)運(yùn)而生，正越來越多地應(yīng)用于主流微系統(tǒng)電子產(chǎn)品設(shè)計(jì)中，成為異質(zhì)集成微系統(tǒng)領(lǐng)域的研究熱點(diǎn)。受限于體硅特征尺寸的發(fā)展，提高處理器能力和性能的一個可能途徑就是制造更大的芯片。但芯片的尺寸目前也逐步達(dá)到了光刻的極限[4]。同時小線寬掩模制造成本非常昂貴，而更大的芯片面積大大增加了產(chǎn)生一個或多個制造缺陷的可能性，從而導(dǎo)致低產(chǎn)量和高成本。近年來處理器裸片尺寸的發(fā)展趨勢如圖3所示，從圖中可見，裸片尺寸并沒有因?yàn)榧呻娐诽卣鞒叽绲倪M(jìn)一步減小而大幅增大[5]。

圖3 微處理器裸片尺寸的發(fā)展

基于芯粒的設(shè)計(jì)思路是通過制造多個更小的芯片，組合起來實(shí)現(xiàn)邏輯上的單個微處理器。超微公司（AMD）在2017年發(fā)布的第一代AMD EPYCTM CPU處理器上，首次嘗試基于微處理器的芯粒設(shè)計(jì)。該處理器由4個相同的芯片高速緩存組成，采用14 nm工藝技術(shù)實(shí)現(xiàn)。每個芯片提供8個第一代“Zen”CPU核，2個DDR4存儲通道，32路PCle I/O和AMD Fabric互連提供芯片間通信[6]。一個封裝由4個芯片組成，共提供32個CPU核、8個DDR4存儲通道和128路PCIe I/O。由于封裝內(nèi)的芯片間距離相對較短，因此無需使用硅轉(zhuǎn)接板等更昂貴的解決方案，就可以部署高度優(yōu)化的高帶寬SerDes。成本估算表明，使用芯片的制造成本可以降低41%[7]。

第二代EPYC處理器混合使用了不同工藝節(jié)點(diǎn)的芯片，第二代EPYC處理器的組織結(jié)構(gòu)如圖4所示。體系結(jié)構(gòu)使用2個不同的芯片，封裝中心是I/O模塊（IOD）提供了所有的DDR內(nèi)存控制器和物理接口，IOD周圍有多達(dá)8個核心緩存芯片（Core Catche Die,CCD），其中每個CCD提供8個“Zen 2”CPU核，以及到IOD的高速接口。其中CCD采用7 nm線寬，DDR4采用12 nm工藝節(jié)點(diǎn)。由此可見，通過芯粒封裝技術(shù)的發(fā)展，在相同的封裝尺寸下，第二代EPYCTM處理器提供的核總數(shù)是第一代處理器的兩倍（即64核和32核）。同時，由于多芯片的實(shí)現(xiàn)，為系統(tǒng)構(gòu)架提供了更高的靈活性和可配置特性，每一個單獨(dú)芯片都可選用不同工藝節(jié)點(diǎn)的多種流片設(shè)計(jì)。

圖4 混合工藝節(jié)點(diǎn)的第二代AMD EPYC處理器芯粒

國外各大主流集成電路廠商都在芯粒技術(shù)路線上規(guī)劃推出了系列產(chǎn)品。2015年，Marvell公司基于MoChi架構(gòu)推出了Virtual SoC系列產(chǎn)品，MoChi可以是許多應(yīng)用的基準(zhǔn)架構(gòu)，包括物聯(lián)網(wǎng)、智能電視、服務(wù)器、筆記本電腦、存儲設(shè)備等。Xilinx公司于2018年推出包含3個16 nm工藝FPGA和2個動態(tài)隨機(jī)存儲器的首款采用CCIX接口的芯片，旨在從裸芯片層面證明CCIX能夠支持多核高性能ARM CPU和FPGA加速器。Intel公司于2019年推出Co-EMIB技術(shù)，能夠?qū)?個或多個Foveros芯片互連，實(shí)現(xiàn)更高的計(jì)算性能和數(shù)據(jù)交換能力，還能夠以非常高的帶寬和非常低的功耗連接模擬器、內(nèi)存和其他模塊，基本達(dá)到單芯片性能。

相比于國外已推出的成熟產(chǎn)品，國內(nèi)也有多家優(yōu)勢單位廠商在芯粒的設(shè)計(jì)、封裝方面開展研究攻關(guān)。如上海極戈科技有限公司提出ZiP的集成平臺，通過“電路設(shè)計(jì)+封裝+SDK+算法”，實(shí)現(xiàn)快速設(shè)計(jì)到封裝，江蘇長電科技股份有限公司、天水華天科技股份有限公司、通富微電子股份有限公司等封裝優(yōu)勢單位正積極開發(fā)用于高性能計(jì)算（High Performance Compute,HPC）的2.5D Interposer高端封裝技術(shù)；北京微電子技術(shù)研究所開發(fā)集成4個八核處理器芯粒、1個I/O互連芯粒的3300萬門FPGA產(chǎn)品，擬實(shí)現(xiàn)96 GIPS/192 GFLOPS的信號處理能力。

2.3.2 基于IP的設(shè)計(jì)方式

IP核的概念源于產(chǎn)品設(shè)計(jì)的專利證書和源代碼的版權(quán)，IP核是指已經(jīng)通過了設(shè)計(jì)驗(yàn)證、可重用的、具有某種特定功能的模塊，設(shè)計(jì)人員以IP核為基礎(chǔ)進(jìn)行IP復(fù)用設(shè)計(jì)，可以縮短設(shè)計(jì)所需的周期。IP分為軟核、硬核和基于硅片形式的IP，前文所述的Chiplet技術(shù)是指對裸片IP進(jìn)行快速微系統(tǒng)設(shè)計(jì)轉(zhuǎn)化，而SoC等微系統(tǒng)電子產(chǎn)品集成度高、功能復(fù)雜，在研制階段采用了基于軟硬IP核復(fù)用的設(shè)計(jì)方法，如何評測IP核的質(zhì)量與可靠性是業(yè)界所關(guān)心的問題。

在2017年11月召開的第7屆RISC-V研討會上，美國DARPA微系統(tǒng)辦公室主管闡述了開源硬件知識產(chǎn)權(quán)（Intellectual Property,IP）對于國防的重要意義，通過IP核復(fù)用以提高研制效率、降低研制成本和時間，但強(qiáng)調(diào)開源IP核必須是經(jīng)過評測合格的[8]。在IP核可復(fù)用性方面Synopsys公司與Mentor Graphics公司聯(lián)合編寫了《可重用設(shè)計(jì)方法學(xué)手冊》（Reuse Methodology Manual,RMM），定義了IP核可復(fù)用的屬性[9]。

美國航天局和歐洲航天局均非常重視IP核的應(yīng)用，規(guī)定航天器用IP核需要具備一定的成熟度。ESA在航天技術(shù)發(fā)展路線圖中規(guī)劃了IP核的研發(fā)及IP庫的建設(shè)，ESA通過發(fā)布IP、建立IP高層次模型、構(gòu)建虛擬系統(tǒng)原型等工作建立了開放式統(tǒng)一SoC開發(fā)平臺，平臺中的IP、軟硬件設(shè)計(jì)資源向歐洲各國宇航機(jī)構(gòu)和公司開放使用。通過SoC開發(fā)平臺，統(tǒng)一了歐洲宇航SoC等復(fù)雜器件的核心處理器、接口模塊、體系結(jié)構(gòu)等技術(shù)方案。國外一些商用IP核信息提供商，例如Cadence的Chip Estimate網(wǎng)站和法國的Design&Reuse網(wǎng)站也具備了上述IP核庫的部分特征，也能夠提供IP核信息的集中檢索服務(wù)。此外Design&Reuse還提供IP核評估服務(wù)，而Chip Estimate則能夠提供基于IP設(shè)計(jì)的系統(tǒng)級工具服務(wù)。2015年全球半導(dǎo)體聯(lián)盟（Global Semiconductor Alliance,GSA）發(fā)布了硬IP質(zhì)量風(fēng)險評估工具，也是對IP核的可復(fù)用性提出一些問題，并賦以分值，從而實(shí)現(xiàn)IP核的量化評估，圖5為全球半導(dǎo)體聯(lián)盟開發(fā)的硬IP質(zhì)量評估工具截圖。

圖5 全球半導(dǎo)體聯(lián)盟開發(fā)的硬IP質(zhì)量評估工具

在國內(nèi)軍品IP核標(biāo)準(zhǔn)方面，軍用IP核標(biāo)準(zhǔn)的研究工作在國家“十一五”和“十二五”期間得到了預(yù)研項(xiàng)目的大力支持。目前形成的《軍用數(shù)字硬IP核交付項(xiàng)標(biāo)準(zhǔn)》等9項(xiàng)IP核標(biāo)準(zhǔn)，對數(shù)字軟/硬IP核以及模擬、混合信號/射頻IP核的交付內(nèi)容進(jìn)行了凝練，對IP核文檔結(jié)構(gòu)進(jìn)行了規(guī)范，對IP核的質(zhì)量做出了規(guī)定。這些標(biāo)準(zhǔn)充分考慮了軍用IP核高可靠性要求的特點(diǎn)，在交付項(xiàng)、文檔撰寫及質(zhì)量評價方面都有所體現(xiàn)。總體來說，國外對IP核質(zhì)量評測研究較早，并且制訂了IP核質(zhì)量評估標(biāo)準(zhǔn)QIP，對于IP核的質(zhì)量評估大多都是基于QIP來完成的。對宇航IP核需求較高的機(jī)構(gòu)，如歐洲航天局，會制定自己的IP核設(shè)計(jì)標(biāo)準(zhǔn)[8]。

2.4 微系統(tǒng)宇航應(yīng)用可靠性保證技術(shù)逐步實(shí)現(xiàn)規(guī)范化、體系化

2.4.1 可靠性保證標(biāo)準(zhǔn)

在國外相關(guān)標(biāo)準(zhǔn)方面，2014年歐洲ESCC提出了生產(chǎn)工藝能力認(rèn)可的鑒定方式，ESCC 25600《生產(chǎn)過程能力認(rèn)可要求》中提出了生產(chǎn)過程能力認(rèn)可的通用要求、流程和方法，ESCC 2566000、ESCC 2566001等子標(biāo)準(zhǔn)明確了混合集成電路生產(chǎn)過程能力認(rèn)可的詳細(xì)要求，包括生產(chǎn)廠評估、能力域定義、能力域評估和能力域驗(yàn)證及批準(zhǔn)4個方面，但尚未形成專門針對SiP器件的可靠性保證標(biāo)準(zhǔn)。

在關(guān)鍵結(jié)構(gòu)的可靠性評價方面，隨著基于TSV的堆疊形式變得更加普遍，更加復(fù)雜的器件堆疊形式使得相關(guān)測試試驗(yàn)更加困難。JEP 158“硅通孔（TSV）3D疊層芯片：可靠性的相互作用的識別、評估和理解”標(biāo)準(zhǔn)中，給出了采用硅通孔的三維芯片疊層結(jié)構(gòu)中關(guān)鍵結(jié)構(gòu)的主要失效模式，并給出了可靠性評價方法，為了對包含三維疊層芯片的整個器件開展保證工作，還需要參照J(rèn)EP 150或者其他類似保證方法。

MIL-PRF-38535對傳統(tǒng)的密封型Q級和V級、非氣密性N級和Y級進(jìn)行了規(guī)定。考慮到新型器件封裝技術(shù)的復(fù)雜性，現(xiàn)有的MIL-PRF-38535可能不再適用，因此，為了將新技術(shù)納入QML體系，美國國防后勤局建立了一種新規(guī)格——先進(jìn)技術(shù)微電路（Advanced Technology Microcircuits,ATM），ATM器件主要包括倒裝2.5D和3D封裝、系統(tǒng)級封裝和多芯片組件等，MIL-PRF-ATM主要采用PIDTP流程進(jìn)入到整個集成電路制造過程中，PIDTP流程針對Y級倒裝結(jié)構(gòu)并已經(jīng)成功應(yīng)用于MIL-PRF-38535 PIDTP要求，QML-Y級認(rèn)證是陶瓷非氣密性封裝倒裝芯片質(zhì)量和可靠性的最高等級。

在國內(nèi)相關(guān)標(biāo)準(zhǔn)中，GJB 2438混合集成電路通用規(guī)范和GJB 597半導(dǎo)體集成電路通用規(guī)范等標(biāo)準(zhǔn)對集成電路的質(zhì)量保證做出了規(guī)定和要求，包括質(zhì)量保證大綱制定、通用性能驗(yàn)證和通用設(shè)計(jì)與結(jié)構(gòu)準(zhǔn)則等，但是相關(guān)要求、準(zhǔn)則沒有對SiP器件進(jìn)行規(guī)定，尤其是SiP器件所采用的先進(jìn)封裝與互連工藝等，導(dǎo)致這些標(biāo)準(zhǔn)規(guī)范無法適用。此外，由于SiP器件具有小批量、高價值等特點(diǎn)，傳統(tǒng)的標(biāo)準(zhǔn)中規(guī)定的質(zhì)量一致性檢驗(yàn)和鑒定檢驗(yàn)試驗(yàn)項(xiàng)目較多，試驗(yàn)樣品數(shù)量要求多，導(dǎo)致試驗(yàn)成本大大增加。

為了將宇航用微系統(tǒng)保證工作重心前移，中國空間技術(shù)研究院通過多年微系統(tǒng)質(zhì)量保證工程實(shí)踐，提出通過微系統(tǒng)工藝能力保證和微系統(tǒng)產(chǎn)品保證兩個方面開展保證工作，降低在鑒定或認(rèn)定階段的樣品消耗，為宇航用微系統(tǒng)保證工作降本增效。其中，微系統(tǒng)工藝能力保證主要針對微系統(tǒng)生產(chǎn)線的工藝過程，包括工藝能力認(rèn)可和工藝能力維持兩個部分。微系統(tǒng)產(chǎn)品保證主要針對在已經(jīng)通過微系統(tǒng)工藝能力認(rèn)可的生產(chǎn)線上生產(chǎn)的具體微系統(tǒng)產(chǎn)品，主要包括需求分析、設(shè)計(jì)保證、評估及驗(yàn)證、鑒定、裝機(jī)產(chǎn)品質(zhì)量保證5項(xiàng)主要工作內(nèi)容，涵蓋方案論證、方案設(shè)計(jì)、初樣研制、正樣研制等內(nèi)容。

2.4.2 微系統(tǒng)宇航應(yīng)用可靠性評價研究

中國空間技術(shù)研究院于2014年起關(guān)注微系統(tǒng)宇航應(yīng)用可靠性評價技術(shù)研究工作，經(jīng)過多年的工程實(shí)踐，提出宇航微系統(tǒng)全壽命周期保證技術(shù)，統(tǒng)籌宇航微系統(tǒng)產(chǎn)品規(guī)劃，從微系統(tǒng)產(chǎn)品需求定義和評價階段入手，加強(qiáng)研制過程保證和生產(chǎn)制造過程控制，提升IP復(fù)用率和成熟度，確保安全性，建立了包括一個核心流程、一套技術(shù)體系、一套方法工具、一組專利技術(shù)的微系統(tǒng)產(chǎn)品保證方法，經(jīng)保證的微系統(tǒng)已廣泛用于空間站、遙感、導(dǎo)航、通信等多個型號領(lǐng)域。

北京軒宇空間科技公司基于型號需求自主研發(fā)了一系列抗輻射宇航級SoC、SiP產(chǎn)品，其中，SoC2008抗輻射控制器、SoC2012多核抗輻射控制器、SiP2113、SiP2115抗輻射計(jì)算機(jī)模塊以及SiP7116太陽敏感模塊已經(jīng)應(yīng)用于北斗導(dǎo)航的小型化長壽命星敏感器、微小衛(wèi)星綜合電子單元等產(chǎn)品。當(dāng)前北京軒宇空間科技公司正在研發(fā)以SoC2020和SiP6117為代表的下一代異構(gòu)多核智能處理模塊，通過可編程、神經(jīng)網(wǎng)絡(luò)加速等新技術(shù)應(yīng)用，可滿足未來5~10年先進(jìn)航天器應(yīng)用需求。

中國空間技術(shù)研究院西安空間無線電技術(shù)研究所已有天線控制SiP、信號處理回放SiP等多款宇航產(chǎn)品實(shí)現(xiàn)型號應(yīng)用，目前正規(guī)劃論證基于40 nm抗輻射加固工藝和多芯片復(fù)雜封裝工藝，實(shí)現(xiàn)射頻、中頻和數(shù)模混合的一體SiP產(chǎn)品，高可靠、小型化的滿足衛(wèi)星有效載荷的高性能數(shù)字處理需求。

3 微系統(tǒng)宇航應(yīng)用面臨的技術(shù)挑戰(zhàn)

3.1 微系統(tǒng)宇航應(yīng)用需求

盡管微系統(tǒng)在民用領(lǐng)域廣泛應(yīng)用，代表了先進(jìn)技術(shù)水平，但是在宇航領(lǐng)域應(yīng)用前，考慮到可靠性和空間環(huán)境適應(yīng)性問題，不能直接進(jìn)行宇航應(yīng)用，必須進(jìn)行全面的測試試驗(yàn)等評估保證工作，摸清可靠性數(shù)據(jù)以支撐宇航裝備選用。分析未來宇航裝備對于微系統(tǒng)的應(yīng)用需求主要體現(xiàn)在以下5個方面。

1）多元功能異質(zhì)、異構(gòu)集成：宇航微系統(tǒng)功能和性能需求不斷提升，通過智能化算法和架構(gòu)技術(shù)提高系統(tǒng)效率，高性能抗輻照星載控制器SoC、抗輻照高能效智能異構(gòu)陣列SoC、星載抗輻射計(jì)算機(jī)SiP模塊等高性能產(chǎn)品進(jìn)一步實(shí)現(xiàn)宇航電子系統(tǒng)的功能集成化[10]。此外，傳統(tǒng)信號處理器件疊加射頻功能、光電模塊、微機(jī)電系統(tǒng)傳感模塊，甚至同時疊加多種功能模塊的需求越來越迫切。

2）具備良好散熱的微小型化：由于航天器在空間環(huán)境中能源供給和散熱條件有限，宇航微系統(tǒng)設(shè)計(jì)應(yīng)充分考慮器件功耗、封裝散熱能力，在功能性能、可靠性、散熱等滿足要求的前提下盡量選擇小型化封裝[11]。

3）工作溫度范圍：微系統(tǒng)在空間環(huán)境溫度的變化會影響元器件的性能參數(shù)，進(jìn)而對元器件的正常工作產(chǎn)生影響，需要對航天器用微系統(tǒng)的溫度特性提出明確要求。一般而言，宇航級元器件的工作溫度范圍為-55~125℃，考慮到微系統(tǒng)的功能、封裝復(fù)雜性、低溫對于微系統(tǒng)的性能和可靠性影響較小、高溫影響較大等特點(diǎn)，可適當(dāng)降低對于微系統(tǒng)的工作上限范圍，至少滿足工作溫度-55~105℃。

4）優(yōu)異的抗輻照特性：空間輻照環(huán)境下，宇宙射線和帶電粒子會引發(fā)微處理器產(chǎn)生總劑量輻照效應(yīng)、單粒子翻轉(zhuǎn)效應(yīng)及單粒子閂鎖（Single Event Latchup，SEL）效應(yīng)。為了確保航天器用微系統(tǒng)的高可靠應(yīng)用，有必要提出抗輻照能力要求。應(yīng)用于高軌、高可靠衛(wèi)星應(yīng)用的微系統(tǒng)產(chǎn)品，抗輻照能力最低應(yīng)滿足電離總劑量輻照能力不小于100 krad(Si)，SEL閾值不小于75 MeV·cm2/mg，單粒子翻轉(zhuǎn)錯誤率不大于1×10-10次/d·bit；面向低成本、小衛(wèi)星應(yīng)用的產(chǎn)品抗輻照能力最低應(yīng)滿足電離總劑量輻照能力不小于10 krad(Si)，SEL閾值不小于75 MeV·cm2/mg。

5）高可靠性、長壽命要求：當(dāng)前我國航天器在軌工作壽命一般在10年以下。隨著未來高價值、系統(tǒng)組網(wǎng)航天器的快速發(fā)展，航天器在軌工作壽命一般要求大于15年。這要求電子系統(tǒng)核心器件必須滿足大于15年的工作壽命要求。

3.2 面臨的技術(shù)挑戰(zhàn)

新型微系統(tǒng)技術(shù)在宇航電子產(chǎn)品中的應(yīng)用快速增長，各單位近年來快速發(fā)展微系統(tǒng)產(chǎn)品技術(shù)，研發(fā)了各類微系統(tǒng)電子產(chǎn)品。預(yù)計(jì)未來航天器對微系統(tǒng)產(chǎn)品年需求每年呈現(xiàn)30%以上的增長，在促進(jìn)宇航電子系統(tǒng)微小型化的同時，還需要保證微系統(tǒng)技術(shù)的可靠應(yīng)用。

3.2.1 先進(jìn)架構(gòu)和智能化算法帶來功耗增加和評測難度增大

1）先進(jìn)算法帶來功耗不斷增加

先進(jìn)架構(gòu)和先進(jìn)算法帶來功能密度的不斷提升，造成了微系統(tǒng)功耗不斷增加。由于在宇航應(yīng)用條件下受到在軌散熱措施的限制，微系統(tǒng)的功耗也受到嚴(yán)格限制，需要在算法復(fù)雜度提升的同時充分考慮低功耗設(shè)計(jì)問題，降低微系統(tǒng)器件的功耗。

2）AI等新型算法的可靠性成為關(guān)注要點(diǎn)

AI微系統(tǒng)將逐步應(yīng)用于航天器深空探測、智能遙感等領(lǐng)域。目前國內(nèi)針對航天器用AI器件已處于研發(fā)階段，但國內(nèi)針對其可靠性評價的方法尚未開展研究，有必要結(jié)合航天器的實(shí)際應(yīng)用特點(diǎn)，研究AI等新型算法在空間復(fù)雜環(huán)境、無人值守、系統(tǒng)高可靠等條件下的應(yīng)用可靠性，促進(jìn)AI技術(shù)的宇航應(yīng)用。

3.2.2 復(fù)雜封裝結(jié)構(gòu)帶來熱學(xué)、力學(xué)可靠性以及電學(xué)可靠性的全方位挑戰(zhàn)

1）散熱問題

由于先進(jìn)封裝密度不斷提高，外形尺寸不斷縮小，導(dǎo)致電子器件的工作溫度過高，性能顯著下降，熱學(xué)問題越來越受關(guān)注。先進(jìn)封裝器件往往結(jié)構(gòu)更加復(fù)雜，一般可能會包括微凸點(diǎn)、陶瓷基板、硅轉(zhuǎn)接板、TSV、RDL層等多種結(jié)構(gòu)，由不同的材料通過封裝工藝組合而成，當(dāng)溫度發(fā)生變化或器件內(nèi)部溫度分布不均時，材料間熱膨脹系數(shù)的差異會造成材料間失配，導(dǎo)致器件失效。

2）力學(xué)可靠性問題

針對2.5D/3D封裝，在服役過程中會遇到振動、沖擊的作用，使PCB或基板發(fā)生較大的動態(tài)彎曲變形，在封裝內(nèi)引起較高的應(yīng)力。航天電子設(shè)備將在更惡劣的環(huán)境下工作，惡劣的振動和沖擊環(huán)境會使封裝發(fā)生較大的動態(tài)變形，導(dǎo)致更嚴(yán)重的交變應(yīng)力和應(yīng)變，存在BGA焊球開裂、TSV硅片翹曲、RDL層分層等可靠性風(fēng)險[12]。

3）三維設(shè)計(jì)電磁兼容問題

高速互連是信號不完整的直接根源，主要表現(xiàn)在兩個方面：第一，三維堆疊的基板結(jié)構(gòu)不一致，要對不同的基板綜合進(jìn)行互連設(shè)計(jì)，同時還要綜合不同通道之間的互連設(shè)計(jì)；第二，由于電磁場是在空間中傳播，三維傳輸電路在空間中堆疊交錯布設(shè)，射頻信號傳輸中勢必造成互相干擾。電磁兼容問題是三維互連設(shè)計(jì)必然要面臨的問題，其復(fù)雜性遠(yuǎn)遠(yuǎn)超過二維平面?zhèn)鬏斀Y(jié)構(gòu)。

3.2.3 宇航用IP評測的標(biāo)準(zhǔn)、工具和方法尚不完善

1）目前針對宇航用高可靠IP核方面的相關(guān)標(biāo)準(zhǔn)尚處于空白狀態(tài)[13]，需要針對航天領(lǐng)域在環(huán)境適應(yīng)性、安全性、降額、高可靠性等方面的應(yīng)用需求，研究制定相關(guān)航天器用可靠性IP核交付項(xiàng)標(biāo)準(zhǔn)和評測標(biāo)準(zhǔn)[14]。

2）目前針對IP核評測的方法和工具尚不健全，需要開發(fā)專用工具對IP核的安全性、抗輻射能力、功能和性能完備性進(jìn)行評價，以滿足宇航領(lǐng)域高可靠集成應(yīng)用需求。

3.2.4 芯粒宇航應(yīng)用的軟硬件生態(tài)環(huán)境亟待建立

1）芯粒通用性與優(yōu)化

通用芯粒的基礎(chǔ)結(jié)構(gòu)有利于通用基板的實(shí)現(xiàn)，方便任意組合的芯片的快速集成；而通用性可能制約性能、成本、功率或其他重要因素的權(quán)衡。因此，如何在通用性和優(yōu)化之間取得有效的平衡是通用芯粒的設(shè)計(jì)挑戰(zhàn)。目前，各大廠商都在積極定義自己的接口協(xié)議，以實(shí)現(xiàn)小范圍內(nèi)的通用化設(shè)計(jì)。

2）功能結(jié)構(gòu)劃分

對于一個給定的系統(tǒng)設(shè)計(jì)，有多種構(gòu)架組合實(shí)現(xiàn)方案。例如前文介紹的AMD的前兩代EPYCTM處理器展示了兩種不同的方法，在成本、性能、靈活性、工程實(shí)現(xiàn)和滿足不同市場需求方面具有不同的優(yōu)勢。因此，急需開展架構(gòu)性能與成本的評估方法研究[15-16]。

3）全周期可靠性評價

芯粒的構(gòu)建需要一個高效的產(chǎn)業(yè)生態(tài)系統(tǒng)的支撐，其中包括IP、已知好芯片、聯(lián)合仿真平臺、封裝平臺等。而在這個全產(chǎn)業(yè)鏈的各個環(huán)節(jié)都存在知識產(chǎn)權(quán)侵犯、設(shè)計(jì)思路竊取等安全問題[17]，同時大規(guī)模多芯片混合封裝器件的高可靠應(yīng)用保證技術(shù)尚不成熟，因此芯粒產(chǎn)品生產(chǎn)和保證存在安全可靠風(fēng)險。

3.2.5 提質(zhì)增效是微系統(tǒng)宇航應(yīng)用可靠性保證的重點(diǎn)目標(biāo)

由于微系統(tǒng)器件樣本量小、價格昂貴，傳統(tǒng)的質(zhì)量保證試驗(yàn)與評價技術(shù)周期較長、成本較高，形成高效率、低成本的微系統(tǒng)器件保證方法是當(dāng)前面臨的重要挑戰(zhàn)之一，尤其是針對宇航應(yīng)用環(huán)境，需要在深入研究失效機(jī)理、失效激發(fā)方法、可靠性評價方法等的基礎(chǔ)上，研究適用于宇航用微系統(tǒng)器件的質(zhì)量保證方法，并形成保證標(biāo)準(zhǔn)及體系。

由于微系統(tǒng)器件種類豐富、結(jié)構(gòu)復(fù)雜，新型工藝和新型結(jié)構(gòu)帶來了新的應(yīng)用風(fēng)險，但目前相比于傳統(tǒng)器件積累數(shù)據(jù)量少、數(shù)據(jù)挖掘不充分，合理進(jìn)行微系統(tǒng)器件質(zhì)量保證過程中的數(shù)據(jù)處理與分析是關(guān)鍵技術(shù)挑戰(zhàn)之一。

4 宇航微系統(tǒng)未來發(fā)展建議

目前航天器用高可靠性IP核方面的相關(guān)標(biāo)準(zhǔn)尚處于空白狀態(tài)，需要針對航天領(lǐng)域在環(huán)境適應(yīng)性、安全性、降額、高可靠性等方面的應(yīng)用需求，研究制定相關(guān)航天器用可靠性IP核交付項(xiàng)標(biāo)準(zhǔn)和評測標(biāo)準(zhǔn)。

芯粒作為靈活異質(zhì)、短周期、低成本的微系統(tǒng)解決思路，可預(yù)見未來將是高性能處理器的發(fā)展方向，因此，目前急需開展互聯(lián)標(biāo)準(zhǔn)制定、復(fù)雜封裝工藝、聯(lián)合仿真工具、IP庫及業(yè)態(tài)等關(guān)鍵技術(shù)的預(yù)先研究和攻關(guān)儲備。與此同時，芯粒技術(shù)的發(fā)展和成熟更需要一個新生態(tài)的培育，用戶方、生產(chǎn)方、質(zhì)量保證方共策合力，提早謀劃，盡早實(shí)現(xiàn)芯粒技術(shù)的宇航高可靠產(chǎn)品化。

AI微系統(tǒng)將逐步應(yīng)用于航天器深空探測、智能遙感等領(lǐng)域。目前國內(nèi)針對航天器用AI器件已處于研發(fā)階段，但國內(nèi)針對其可靠性評價方法尚未開展研究，有必要結(jié)合航天器的實(shí)際應(yīng)用特點(diǎn)，研究AI等新型算法在空間復(fù)雜環(huán)境、無人值守、系統(tǒng)高可靠等條件下的應(yīng)用可靠性，促進(jìn)AI技術(shù)的宇航應(yīng)用。

先進(jìn)封裝產(chǎn)品結(jié)構(gòu)復(fù)雜，且宇航用軍用及航天用環(huán)境與普通的商用環(huán)境相比，條件更加嚴(yán)苛，尤其是對扇出型晶圓級封裝這種新型復(fù)雜結(jié)構(gòu)帶來了更大的考驗(yàn)，應(yīng)盡快建立相應(yīng)的可靠性評價手段及標(biāo)準(zhǔn)，以期更好、更可靠地應(yīng)用先進(jìn)封裝電子產(chǎn)品。

由于微系統(tǒng)器件組成復(fù)雜、技術(shù)先進(jìn)，宇航應(yīng)用數(shù)據(jù)積累較少，目前針對微系統(tǒng)器件尚未形成統(tǒng)一的保證要求，國內(nèi)外相關(guān)機(jī)構(gòu)均在積極探索針對性保證方法。在后續(xù)工作中，需針對新型互連封裝結(jié)構(gòu)開展失效機(jī)理研究，明確失效模式和失效激發(fā)應(yīng)力，形成相關(guān)試驗(yàn)方法，尤其是針對宇航應(yīng)用環(huán)境的真空、輻射、極端溫度等特殊環(huán)境應(yīng)力，制定滿足宇航應(yīng)用要求的質(zhì)量保證試驗(yàn)與評價方法。

5 結(jié)論

本文從分析宇航微系統(tǒng)發(fā)展現(xiàn)狀出發(fā)，分析了宇航領(lǐng)域?qū)ξ⑾到y(tǒng)的性能和功能、環(huán)境適應(yīng)性等的要求，圍繞IP核、芯粒、設(shè)計(jì)方法、封裝技術(shù)、質(zhì)量保證及標(biāo)準(zhǔn)等微系統(tǒng)關(guān)鍵技術(shù)最新研究進(jìn)展及挑戰(zhàn)進(jìn)行分析總結(jié)，結(jié)合宇航應(yīng)用現(xiàn)狀給出了微系統(tǒng)應(yīng)用可靠性后續(xù)發(fā)展建議。