曾燕萍，張景輝，朱旻琦，顧 林

（中科芯集成電路有限公司，江蘇無錫214072）

1 引言

異構(gòu)集成是后摩爾時代的關(guān)鍵技術(shù)，是將不同結(jié)構(gòu)、不同材料的器件集成在同一封裝中的先進IC集成技術(shù)[1-4]。異構(gòu)集成技術(shù)涉及單芯片和多芯片集成、光子器件集成、功率電子器件集成、微機電系統(tǒng)（Micro-Electro-Mechanical System,MEMS）和傳感器集成、5G等要素，貫穿了新材料、新器件、測試、熱管理、協(xié)同設(shè)計與仿真等多個領(lǐng)域。其中，系統(tǒng)級封裝（System in Package,SiP）、2.5D和3D互連技術(shù)與晶圓級封裝（Wafer Level Package,WLP）是異構(gòu)集成的主要技術(shù)領(lǐng)域。

異構(gòu)集成使產(chǎn)品在性能（互連長度、信號延遲、傳輸速率、功耗等）、尺寸（體積、重量）和成本方面實現(xiàn)突破，在通信、交通、醫(yī)療、航空航天與國防領(lǐng)域受到了廣泛的關(guān)注。例如，美國國防高級研究計劃局（Defense Advanced Research Projects Agency,DARPA）在2017年推出了電子復(fù)興計劃（Electronics Resurgence Initiative,ERI），旨在促進新材料、電路設(shè)計和系統(tǒng)架構(gòu)等領(lǐng)域的創(chuàng)新性研究，開啟下一代電子革命。其中，通用異構(gòu)集成及知識產(chǎn)權(quán)復(fù)用策略（Common Heterogeneous Integration and Intellectual Property IP ReuseStrategies,CHIPS）[5]計劃旨在通過混合和匹配即插即用式小芯片（Chiplet）構(gòu)建一個模塊化的半導體生態(tài)系統(tǒng)；三維單芯片系統(tǒng)（3D Monolithic System-on-Chip,3D SoC）[6]項目則是在單襯底的垂直方向上進行三維集成來構(gòu)建微系統(tǒng)。佐治亞理工學院、密歇根大學等研究機構(gòu)與英特爾、洛克希德-馬丁等企業(yè)都參與其中，主要是在系統(tǒng)架構(gòu)、標準協(xié)議、封裝技術(shù)等領(lǐng)域開展異構(gòu)集成技術(shù)的研究。

先進封裝技術(shù)是實現(xiàn)異構(gòu)集成物理結(jié)構(gòu)的基礎(chǔ)。然而，隨著系統(tǒng)集成度、信號速率和功耗的提高，芯片、封裝與系統(tǒng)層級之間的電磁、熱、力場的相互干擾越來越明顯，造成產(chǎn)品的信號完整性、電源完整性和熱-機械失效問題愈發(fā)嚴重。多層級的協(xié)同仿真技術(shù)可以對異構(gòu)集成系統(tǒng)進行準確的電磁、熱、力場分析，能夠保證系統(tǒng)功能的穩(wěn)健性和可靠性，提高產(chǎn)品的一次成功率，已成為諸多研究機構(gòu)和企業(yè)的研究熱點。德國的弗勞恩霍夫集成電路研究所（Fraunhofer Institute for Integrated Circuits,IIS）開發(fā)了進行電熱協(xié)同仿真的HeatVision軟件和針對電路串擾分析的SubVision軟件[7]，Cadence等電子設(shè)計自動化（Electronic Design Automation,EDA）公司也推出了芯片-封裝-PCB的多層級協(xié)同仿真工具[8]；Intel[9]、Samsung[10-11]等半導體企業(yè)越來越多地把多物理場仿真工具應(yīng)用于產(chǎn)品設(shè)計中；國外的佐治亞理工學院[12-13]、伊利諾伊大學[14]與國內(nèi)的浙江大學[15]、上海交通大學[16]等研究機構(gòu)在異構(gòu)集成仿真算法、建模與測試方法等方面做了大量的研究工作。

本文對異構(gòu)集成多層級協(xié)同仿真的基本概念，電磁、熱、力仿真的關(guān)鍵技術(shù)和多層級協(xié)同仿真的未來趨勢和愿景做了綜述。

2 多層級協(xié)同設(shè)計、建模與仿真

目前，芯片、封裝和系統(tǒng)的開發(fā)往往是由不同的團隊獨立完成的，針對不同層級的設(shè)計、建模與仿真也往往采用不同的工具進行，而且設(shè)計和分析的時間可能也不重合，依賴這種開發(fā)流程無法共享數(shù)據(jù)、設(shè)計細節(jié)或協(xié)調(diào)進度，給產(chǎn)品設(shè)計帶來了巨大的挑戰(zhàn)。傳統(tǒng)的電子系統(tǒng)開發(fā)流程[1]如圖1所示。

圖1 傳統(tǒng)的電子系統(tǒng)開發(fā)流程[1]

圖2概述了在電學、熱學和機械學領(lǐng)域使用的不同級別的抽象模型，芯片、封裝和系統(tǒng)都是基于這些模型進行建模和仿真的。傳統(tǒng)上，熱分析和機械分析由系統(tǒng)設(shè)計師承擔，然后將需求/約束傳遞給封裝設(shè)計師，而芯片設(shè)計人員主要側(cè)重于電分析。

圖2 電學、熱學和機械分析的模型[1]

綜上所述，目前大多數(shù)建模和仿真都是由獨立的團隊針對單層級（芯片、封裝、系統(tǒng)層級）或單組件進行單物理場（電、熱、力等）、確定屬性的分析，并未涉及多個層級或多物理場之間的相互作用。

對于未來的異構(gòu)集成系統(tǒng)，傳統(tǒng)的方法將導致大量的設(shè)計迭代和昂貴的設(shè)計更改成本。異構(gòu)集成需要針對多層級（芯片-封裝-板級/系統(tǒng)）進行多物理場/跨尺度的建模、仿真能力以及系統(tǒng)的感知分析；建模和仿真的結(jié)果也需要支持工藝和裝配設(shè)計套件（PDK和ADK）的開發(fā)，傳統(tǒng)的建模、仿真工具和方法無法滿足這些需求。因此，近年來涌現(xiàn)出了一些多物理場和跨尺度建模仿真工具，出現(xiàn)了協(xié)同設(shè)計、協(xié)同仿真等概念，具體定義如表1所示。

表1 建模仿真術(shù)語的定義

現(xiàn)在對多物理場仿真工具的使用越來越多，如利用COMSOL和ANSYS等可以進行電、熱和機械分析以及捕獲物理場之間的相關(guān)耦合。

跨尺度分析也是一個挑戰(zhàn)，需要在精細尺度上進行建模，以便在合理的時間內(nèi)對模型進行仿真。例如，系統(tǒng)級熱分析工具提供了以有效的方式捕獲芯片/封裝熱行為的能力。

異構(gòu)集成系統(tǒng)中芯片-封裝-系統(tǒng)之間的相互作用越來越多，協(xié)同設(shè)計、建模和仿真需要解決許多挑戰(zhàn)，特別是在物理設(shè)計（布線等）、寄生參數(shù)提取、電源分配網(wǎng)絡(luò)（Power Distribution Network,PDN）分析、電磁兼容（Electromagnetic Compatibility,EMC）和可靠性等方面。以下將對異構(gòu)集成多層級設(shè)計、建模和仿真的方法與進展進行詳細介紹。

3 異構(gòu)集成的多層級建模與參數(shù)提取

微系統(tǒng)產(chǎn)品的電學分析主要包括信號完整性（Signal Integrity,SI）、電源完整性（Power Integrity,PI）以及EMC分析。要保證系統(tǒng)的SI/PI/EMC性能，既要保證信號傳輸路徑本身的質(zhì)量，同時應(yīng)該考慮信號間的互相干擾以及信號回流路徑的完整性，而這些分析首先依賴于準確的建模與參數(shù)提取。

3.1 多層級建模方法

由于3D異構(gòu)集成系統(tǒng)的高度復(fù)雜性，給多層級建模和參數(shù)提取的精度與速率都帶來了巨大的困難。目前，主要有以下3種建模提參的方法。

1）最直觀的方法是使用3D全波電磁工具模擬整個通道。此方法最大程度地減少了誤差，提供了最準確的解決方案。但是，在大多數(shù)實際設(shè)計中，使用3D全波方法模擬完整通道是不可行的。這主要是由于所涉及的極高的縱橫比和幾何形狀復(fù)雜性導致了非常高的網(wǎng)格密度，從而極大地增加了計算需求。

2）CHEN提出了模型簡化的方法[17]。主要思想是通過引入電壁邊界條件作為信號網(wǎng)絡(luò)的虛擬參考平面，這樣可以簡化層間的耦合，從而簡化分析過程。但是，這種方法的主要缺點是需要為包括信號、電源和接地網(wǎng)絡(luò)在內(nèi)的所有網(wǎng)絡(luò)創(chuàng)建大量離散端口。對于實際設(shè)計尤其是復(fù)雜的異構(gòu)集成設(shè)計而言，這可能是不可行的，并且對于某些電磁仿真工具而言，這可能會被禁止。

3）在上述第二種方法的基礎(chǔ)上，CST公司推出了一種更簡化的替代方法[18]，即僅針對感興趣的信號網(wǎng)絡(luò)創(chuàng)建離散端口，而將周圍的接地網(wǎng)絡(luò)簡化為浮動的理想導體（PEC）作為參考。

上述模型簡化的方法在一定程度上提高了運算速率，對于簡單的器件或模塊或許是可行的，但對于系統(tǒng)級模型難以保證仿真結(jié)果的準確性?；诠柰祝═hrough-Silicon-Via,TSV）工藝的3D芯片堆疊實例對上述3種方法進行了仿真和對比，仿真模型和模型簡化方法分別如圖3、4所示。

圖3 TSV工藝的3D芯片堆疊模型[18]

分別應(yīng)用上述3種方法對模型進行3D全波電磁分析，結(jié)果對比如圖5所示，圖中A、B、C分別代表第一、第二、第三種方法。圖5中顯示了單端回波損耗（Return Loss,RL）、插入損耗（Insertion Loss,IL）、近端串擾（Near-End Crosstalk,NXT）和遠端串擾（Far-end Crosstalk,FXT）響應(yīng)?？梢钥闯觯诘皖l時第二種和第三種方法提取的結(jié)果具有良好的一致性，在較高頻率下才可以看到一些差異；但是，兩種模型簡化方法與第一種方法提取的結(jié)果差別較大，近端和遠端串擾的差別尤為明顯。

圖4 模型簡化方法示意圖[18]

圖5 3種方法提取的S參數(shù)結(jié)果[18]

以上結(jié)果表明，簡化互連模型可能會導致結(jié)果不準確。可以看出，在上述簡化模型案例中串擾被高估了；如果正確運用簡化方法，就插入損耗和回波損耗而言，可以獲得相當好的寬頻帶相關(guān)性。

3.2 RLC寄生參數(shù)提取

隨著異構(gòu)集成系統(tǒng)復(fù)雜度和集成度的提高，互連結(jié)構(gòu)的寄生效應(yīng)變得越來越復(fù)雜，寄生效應(yīng)對系統(tǒng)性能的影響也越來越明顯。例如，對于數(shù)?；旌闲盘柡蜕漕l電路設(shè)計，現(xiàn)在已經(jīng)廣泛看到諸如IC封裝引腳泄漏和基板耦合之類的寄生效應(yīng)。此外，寄生參數(shù)提取在信號完整性仿真與優(yōu)化中也扮演著越來越重要的角色。例如，本團隊通過提取多層芯片堆疊雙倍速率同步動態(tài)隨機存儲器（Double Data Rate SDRAM）組件中鍵合線的RLC參數(shù)以及基板走線的阻抗延時參數(shù)搭建等效電路，利用參數(shù)掃描方法優(yōu)化了DDR3信號的過沖與振鈴[19]。綜上所述，需要對芯片-封裝-系統(tǒng)級的寄生網(wǎng)絡(luò)進行精確建模與參數(shù)提取。高度集成的異構(gòu)集成技術(shù)給寄生參數(shù)提取提出了更高的需求，主要包括3個方面。

1）精度：現(xiàn)代系統(tǒng)具有更高的精度、速度或靈敏度，因此對寄生參數(shù)提取的精度要求也更高。傳統(tǒng)的基于規(guī)則的方法通過改善建模方法來設(shè)法提高準確性，而現(xiàn)在使用3D場求解器可以實現(xiàn)更高的準確性。

2）容量：系統(tǒng)越來越復(fù)雜，提參引擎需要處理的數(shù)據(jù)量也越來越龐大。這需要提取工具操縱多個千兆字節(jié)的數(shù)據(jù)，并擴展到多個內(nèi)核，以實現(xiàn)合理的運行時間。

3）網(wǎng)格劃分：隨著系統(tǒng)復(fù)雜性和集成度的提高，涉及芯片-封裝-系統(tǒng)級的跨尺度模型使詳細的網(wǎng)格劃分變得不切實際，需要網(wǎng)格劃分具有更好的靈活性，分別處理模型的不同部分，以精簡網(wǎng)格而又不影響參數(shù)提取的準確性。

對于傳統(tǒng)的RLC寄生參數(shù)提取技術(shù)，電容是提取的主要部分，因為系統(tǒng)設(shè)計對電容最敏感。其次是寄生電阻提取，而寄生電感往往是最容易被忽略的。然而，對于現(xiàn)在先進的封裝技術(shù)尤其是異構(gòu)集成，電容效應(yīng)變得更加復(fù)雜，金屬和通孔的寄生電阻由于工藝尺寸的縮放得到顯著的提高，電源、射頻、串行解串行（Serializer Deserializer,SerDes）、高速I/O和3D-IC推動了電感提取的必要性。

3.2.1 電阻提取技術(shù)

寄生電阻提取主要采用的是邊界元方法，這種方法允許將襯底表面上確定的節(jié)點與襯底網(wǎng)格連接在一起，可以快速提取出密集的襯底矩陣。有限差分法[20]也是常用的寄生電阻提取方法，該方法已在商業(yè)軟件中實現(xiàn)，但是并未得到廣泛應(yīng)用。隨著系統(tǒng)復(fù)雜度與信號頻率的提高，有限差分法將得到更廣泛的應(yīng)用。

在此基礎(chǔ)上，近年來出現(xiàn)了一些更為高效的混合算法，以應(yīng)對更為復(fù)雜的電磁場分析。DEMENKO[21]將有限差分法與有限元算法結(jié)合，文獻[22]提出了邊界元算法、有限元算法與域分解算法結(jié)合的混合算法，這些算法可有效解決復(fù)雜結(jié)構(gòu)、大規(guī)模電磁場散射的問題，是目前相關(guān)領(lǐng)域的新進展。

3.2.2 電容提取技術(shù)

在先進封裝工藝中精確建?；ミB結(jié)構(gòu)的電容是一項艱巨的任務(wù)，因為它是形狀、環(huán)境、基板到周圍導線距離的函數(shù)，最終涉及多個電介質(zhì)區(qū)域中的靜電場。此外，寄生電容參數(shù)提取從1D、2D、2.5D效果提高到了3D效果，以滿足所需的精度。

電容提取主要有2種方法：一種是利用場求解器，另一種是基于模式匹配方法[23]。利用場求解器可以直接模擬靜電場，因此具有最佳的精度。但由于計算時間過長和內(nèi)存容量瓶頸等問題，它只能解決小尺寸結(jié)構(gòu)的參數(shù)提取問題，不適用于復(fù)雜的電路模塊或整個系統(tǒng)設(shè)計。

基于模式匹配的方法適用于大型或全芯片電路布局。業(yè)內(nèi)常用的寄生參數(shù)提取工具都采用了這種方法，如Synopsys的StarRC、Cadence的QRC等。該方法主要包括3個步驟：1)生成互連線的結(jié)構(gòu)；2)建立結(jié)構(gòu)的電容模型；3)版圖寄生參數(shù)提取?；谀Ｊ狡ヅ涞募纳娙萏崛》椒ㄈ鐖D6所示，該方法需要使用二維或三維場求解器建立模式電容庫，該庫由數(shù)千個模式的電容結(jié)構(gòu)和相應(yīng)的電容值組成。

圖6 基于模式匹配的寄生電容提取方法[24]

三維場求解器還用于模擬/提取關(guān)鍵網(wǎng)絡(luò)的結(jié)構(gòu)，以進行高精度分析。隨著工藝技術(shù)的提高，系統(tǒng)尺寸不斷縮小，互連線與器件之間的三維耦合不斷增加，這使得模式匹配方法的準確性不夠好，將三維電容求解器直接應(yīng)用于設(shè)計越來越受到人們的青睞。

3.2.3 電感提取技術(shù)

由于電感的環(huán)路電流定義，使得提取電感要比電阻或電容復(fù)雜得多。對于特定結(jié)構(gòu)電感的計算，除了流經(jīng)導線本身的電流外，還取決于對返回電流路徑的建模。因此，對于復(fù)雜的異構(gòu)集成系統(tǒng)，電感的提取是一項具有挑戰(zhàn)性的任務(wù)。

快速傅里葉變換加速積分算法[25]在提參速率與精度方面取得了進展；基于機器學習的方法[26-27]在復(fù)雜結(jié)構(gòu)、大容量計算領(lǐng)域有廣闊的發(fā)展前景，受到越來越多的關(guān)注；3D異構(gòu)集成系統(tǒng)中，芯片-封裝之間的寄生電感對電源完整性的影響越來越顯著，Mentor公司的PENG等人對此進行了研究，建立了芯片-封裝的協(xié)同仿真模型，提出了全芯片環(huán)路電感提取方法[28]。

3.3 信號串擾建模

除了互連線本身的寄生參數(shù)，信號之間的串擾也是影響信號完整性的主要因素之一，信號串擾不僅會造成信號波動，使信號噪聲容限下降，也會影響邊沿速率，產(chǎn)生時序問題。對微帶線、帶狀線、過孔等互連結(jié)構(gòu)的串擾研究已經(jīng)比較完善，對異構(gòu)集成系統(tǒng)來說，TSV陣列的串擾建模與仿真是目前研究的熱點[29]。

由于多種原因，對TSV進行電磁仿真是一項具有挑戰(zhàn)性的任務(wù)。首先，需要對薄氧化物襯底進行建模，涉及的尺寸是跨尺度和高縱橫比的；而且由于半導體襯底的損耗，在密集的TSV陣列中，電磁波的傳播行為也更加復(fù)雜。

LIU等對TSV差分對之間的電磁耦合作用進行了研究[30-31]；DARRYL通過建模仿真5×5的TSV陣列研究了TSV之間的耦合，分析了氧化層厚度、電阻率等參數(shù)對TSV耦合強度與耦合噪聲持續(xù)時間的影響，模型與仿真結(jié)果分別如圖7、8所示[18]；但是該模型沒有考慮金屬-氧化物半導體的TSV電容效應(yīng)對硅襯底偏置造成的影響。

圖7 5×5 TSV陣列模型[18]

考慮更多電磁波效應(yīng)，對更大規(guī)模的TSV陣列進行精確建模是未來研究的趨勢和重點。

圖8 5×5 TSV陣列的仿真結(jié)果[18]

3.4 回流路徑不連續(xù)建模

異構(gòu)集成系統(tǒng)中的密集布線不僅造成互連結(jié)構(gòu)的寄生效應(yīng)和串擾問題，而且還給信號參考平面的完整性帶來挑戰(zhàn)。因此，對于信號回流路徑不連續(xù)的建模，也是異構(gòu)集成系統(tǒng)SI/PI設(shè)計與仿真的重要課題。

密集分布的TSV陣列是造成回流路徑不連續(xù)的關(guān)鍵因素之一。圖9為TSV造成中介層回流路徑不連續(xù)的典型案例[18]。

圖9 硅中介層模型[18]

圖10給出了硅中介層與玻璃中介層兩種情況下插入損耗結(jié)果的對比。從圖中可以看出，雖然硅中介層的插入損耗更高，但與玻璃中介層相比得到了平滑的插入損耗分布曲線，這是由于高襯底損耗抑制了電源/地平面的諧振，因此可以獲得更好的信號完整性和EMC性能，兩種中介層的眼圖結(jié)果見圖11。

圖10 中介層信號轉(zhuǎn)換的單端插入損耗[18]

圖11 眼圖結(jié)果[18]

從以上圖片可以看出，在沒有對整個設(shè)計有一個清晰了解的情況下，很難了解哪種技術(shù)將促使電氣性能改善，這也說明對整個系統(tǒng)進行多層級的精確建模與參數(shù)提取是十分重要的。

3.5 多層級SI分析

基于以上多層級建模和參數(shù)提取技術(shù)，可以對整個系統(tǒng)的信號完整性進行更加精確的仿真和分析。基于一款10 Gb/s的FPGA串行鏈路收發(fā)系統(tǒng)，Altera公司展示了芯片-封裝-PCB的多層級協(xié)同仿真實例[32]，并且對該系統(tǒng)進行了以下幾個方面的研究：1）高速高集成度多層BGA封裝的設(shè)計和優(yōu)化；2）封裝-PCB互連界面的不連續(xù)性建模方法；3）建模仿真分析芯片寄生參數(shù)對系統(tǒng)性能的影響；4）系統(tǒng)級仿真與測試驗證。

單獨封裝、封裝-PCB與芯片-封裝-PCB不同級別模型的信號回波損耗仿真結(jié)果如圖12所示。從圖中可以看出，單獨封裝和封裝-PCB模型的回波損耗曲線相對平緩，只有芯片-封裝-PCB的多層級模型才能準確反映多次諧波對信號完整性的影響。

圖12 不同層級模型的仿真結(jié)果[32]

系統(tǒng)級仿真測試的結(jié)果見圖13。從圖中可以看出，多層級協(xié)同仿真的回波損耗和串擾結(jié)果與測試結(jié)果具有高度一致性，充分證明了多層級協(xié)同仿真的準確性。

圖13 系統(tǒng)級仿真測試驗證[32]

4 異構(gòu)集成的多層級PDN分析

傳統(tǒng)的PDN仿真分析中，芯片、封裝和PCB往往是相互獨立的，但實際應(yīng)用會引起較大的誤差。圖14為一個實際案例的片上以及PCB上的PDN電壓噪聲測量結(jié)果。

圖14 片上與PCB上的PDN電壓噪聲[33]

從圖14可以看出片上電壓與PCB上的電壓噪聲有明顯的差別。芯片上的電壓噪聲峰峰值為172 mV，是1.1 V標稱電壓的16%，而PCB上的電壓噪聲峰峰值只有11 mV，僅為標稱電壓的1%。該實驗表明，即使PCB級的PDN噪聲得到了很好的控制，芯片級的PDN噪聲也可能更高。因此，在系統(tǒng)設(shè)計時必須考慮片上的電壓波動，需要對整個系統(tǒng)進行多層級的建模分析，才能做到對PDN網(wǎng)絡(luò)進行全局的考慮。

4.1 多層級PDN建模

佐治亞理工學院的BAKIR團隊對PDN網(wǎng)絡(luò)的建模方法進行了研究[34-35]。圖15(a)為多層級PDN的物理模型結(jié)構(gòu)，圖15(b)所示為多層級PDN的電路模型實例，包括了板級PDN的集總參數(shù)模型以及封裝和片上PDN的分布參數(shù)模型。

圖15(c)為目前PDN分析的大概流程：首先，生成電路板、封裝和芯片PDN的RLC網(wǎng)絡(luò)模型；隨后，將這些模型組合起來以求解節(jié)點電壓和分支電流，然后進行穩(wěn)態(tài)壓降分析和針對同步開關(guān)噪聲的瞬態(tài)分析，詳細求解方法如下。

圖15 多層級PDN建模[36]

4.1.1 板級PDN

由于板級PDN與片上、封裝PDN建模的跨尺度問題，目前板級PDN模型一般采用集總參數(shù)模型，避免造成計算量過大、仿真無法完成的問題。板級PDN建模方法已比較成熟。一般方法是假設(shè)一個理想的電壓調(diào)節(jié)模塊（Voltage Regulator Module,VRM），能夠提供穩(wěn)定的電壓，并使用集總電阻器/電感器網(wǎng)絡(luò)對板級電流擴散進行建模。此外，板級PDN模型還應(yīng)該包括板級去耦電容器的等效串聯(lián)電阻和等效串聯(lián)電感。

4.1.2 封裝級PDN

封裝級PDN的分布參數(shù)模型如圖16所示。與傳統(tǒng)的集總參數(shù)模型不同，分布式的封裝級PDN模型可以反映封裝中電流的擴散效應(yīng)以及不同電源/地凸點之間的耦合，這在多管芯封裝系統(tǒng)中是至關(guān)重要的。

圖16 封裝級PDN模型[37]

封裝的電源/接地層模型為兩層，其中底層通過球柵陣列連接到母板，頂層通過C4凸點連接到管芯上的PDN。分布式模型中的每個Rsp/Lsp串聯(lián)網(wǎng)絡(luò)表征當前的擴散效應(yīng)，而每個Rmnt/Cmnt/Lmnt串聯(lián)網(wǎng)絡(luò)表征一個表面貼裝式的去耦電容器。對于凸點電感LC4，應(yīng)同時考慮自感和互感[37]。

4.1.3 片上PDN

先前的工作已經(jīng)提出了一種虛擬的PDN網(wǎng)格設(shè)計，該設(shè)計使用僅具有一個金屬層的C4凸點粒度[38]。BAKIR團隊將片上PDN模型設(shè)置為兩層結(jié)構(gòu)[37]，模型如圖17所示。將所有y軸金屬線映射到頂層，并將所有x軸金屬線映射到底層。Rvia是相鄰金屬層之間通孔的等效電阻；同樣，Rtop和Rbottom分別是x軸和y軸導線在所有層中相鄰節(jié)點之間的總并聯(lián)電阻。這種模型可以更好地反映交錯PDN的性質(zhì)以及對管芯過孔的影響。

圖17 片上PDN模型[37]

4.2 多層級PDN的頻域分析

多層級PDN的頻域分析主要是對電源/地網(wǎng)絡(luò)的平面阻抗進行分析。PANT提出了簡化的多層級PDN模型[39]，研究了三階輸入阻抗峰值與不同寄生參數(shù)諧振之間的關(guān)系；YEUNG提出了PDN平面阻抗提取方法[40]，在3 GHz頻率范圍內(nèi)可滿足高精度要求；本團隊提出了基于本征模型分析確定諧振位置，添加合適去耦電容優(yōu)化PDN阻抗的方法[41]；ARM公司的SHIDHARTHA等人系統(tǒng)研究了VRM、PCB去耦電容器、封裝電感和片上電容對阻抗的影響[42]，PDN阻抗曲線如圖18所示。

圖18 PDN阻抗曲線[42]

從圖中可以看出，在低頻（小于1 kHz）時，VRM阻抗(ZVRM)為整個系統(tǒng)阻抗(ZPDN)的主導。VRM輸出處的電感器和大容量電容器形成一個LC諧振電路，為系統(tǒng)PDN的三階共振頻率。系統(tǒng)PDN阻抗沒有明顯的二階諧振峰。這是由于10μF電容在ZBULK表現(xiàn)出電感特性之前已經(jīng)開始進行電容性相互作用，因此抵消了二階諧振峰。由芯片電容、PCB和封裝電感形成的LC-tank電路在72 MHz處產(chǎn)生諧振，這表示系統(tǒng)的一階諧振頻率，其中PDN阻抗達到最大值（ZMAX）。在極高的頻率（大于100 MHz）下，整個PDN阻抗受芯片電容的支配。這也說明只有建立芯片-封裝-PCB的多層級PDN模型，才能對PDN阻抗進行準確的分析。

4.3 多層級PDN的時域分析

雖然基于頻域目標阻抗的PDN分析方法可以直觀地反映電源/地平面的完整性，但這種方法往往存在過度設(shè)計的問題[43]，因此時域上的仿真分析也是必不可少的。

一般可以通過幾種基本激勵來表征PDN的特性和電壓噪聲。PDN的基本激勵分為以下3種。1)脈沖激勵：通過觸發(fā)電路僅切換一次來產(chǎn)生脈沖電流，用于表征系統(tǒng)PDN的脈沖響應(yīng)；2)交流穩(wěn)態(tài)激勵：定義為電路已在多個時鐘周期上反復(fù)切換，并且PDN電流/電壓達到了穩(wěn)定狀態(tài)；3）突發(fā)模式激勵：定義為空閑狀態(tài)后電路觸發(fā)活動的突發(fā)。Altera公司的SMITH對3種不同激勵下的片上和PCB上的PDN噪聲進行了對比分析[44]；西安科技大學的劉洋教授對高速數(shù)字系統(tǒng)中常見的階躍電流和三角電流，提出了基于等效簡化方法的PDN噪聲計算與分析技術(shù)和利用有效去耦上升時間選擇去耦電容的PDN時域設(shè)計方法[45]。

針對異構(gòu)集成技術(shù)，佐治亞理工學院的ZHANG對硅中介層、EMIB（嵌入式多芯片互連橋接）和HIST（異構(gòu)互連拼接技術(shù)）等先進封裝工藝的PDN進行了建模，仿真分析了不同工藝對PDN噪聲的影響[34]，不同異構(gòu)集成技術(shù)的PDN噪聲如圖19所示。數(shù)?；旌想娐分校话阍谄戏指顢?shù)字地與模擬地，而在PCB上共用地平面，只有建立多層級的PDN模型才能準確模擬數(shù)字電源與模擬電源之間的相互作用。

圖19 不同異構(gòu)集成技術(shù)的PDN噪聲[34]

4.4 多層級PDN的SI/PI協(xié)同分析

高速數(shù)字信號的同步開關(guān)會引起電源/地平面的電壓波動，PDN噪聲也會反向影響信號的質(zhì)量，尤其是關(guān)鍵時鐘信號或敏感模擬信號的時序裕量。因此，需要考量信號與電源/地網(wǎng)絡(luò)之間的相互作用，從而得到更加準確的仿真結(jié)果。

SMITH通過仿真和測試得到了片上電壓與時鐘信號的波形，通過對比分析驗證了片上電壓噪聲與時鐘周期抖動之間的相關(guān)性[44]；Intel的HASHEMI等[46]提出了基于EMIB的SI/PI協(xié)同仿真架構(gòu)，PDN模型被合并到晶體管級驅(qū)動器模型中以捕獲SSN，通過考慮相互耦合效應(yīng)（容性和感性耦合）以及回流路徑對PDN和信號進行了分布式建模。

希捷科技的CHANDRASEKAR進行了數(shù)模混合電路的SI/PI多層級協(xié)同仿真，仿真模型如圖20所示。對數(shù)?；旌闲酒?、Flip-Chip封裝和包括VRM模塊的PCB建立多層級仿真模型，以準確模擬在實際應(yīng)用中，芯片和封裝中分隔數(shù)模地平面而PCB中共享數(shù)模地平面的情況對SI/PI的影響。仿真得到了數(shù)字信號SSO活動對數(shù)字、模擬電源的干擾，然后將非理想電源結(jié)果與信號完整性仿真結(jié)合，從而得到電源噪聲對模擬輸出抖動的影響[47]，仿真結(jié)果如圖20(b)所示；圖中上半部分為模擬電源上的同步開關(guān)噪聲幅值曲線，下半部分為模擬輸出的周期抖動。

圖20 數(shù)模混合電路的多層級模型和SI/PI仿真結(jié)果[47]

5 異構(gòu)集成的多層級熱力協(xié)同分析

隨著3D異構(gòu)集成系統(tǒng)集成化程度的提高，隨之而來的是各種失效問題，為提高產(chǎn)品可靠性，可借助仿真手段進行熱分析和結(jié)構(gòu)分析，從而在設(shè)計階段就可以發(fā)現(xiàn)產(chǎn)品的缺陷，降低開發(fā)成本，提高產(chǎn)品的一次成功率，縮短產(chǎn)品的上市時間，增強產(chǎn)品的可靠性。

下文將通過模型處理和仿真分析兩個方面，綜述當前國內(nèi)外熱仿真和結(jié)構(gòu)仿真的發(fā)展現(xiàn)狀和趨勢。

5.1 模型處理

隨著微系統(tǒng)封裝集成化程度的提高，可實現(xiàn)高密度三維堆疊封裝和系統(tǒng)級封裝，但同時造成封裝內(nèi)部的微焊點尺寸減小、數(shù)目增多、布線層更加復(fù)雜。如果詳細建模，將造成網(wǎng)格劃分困難、計算效率低下的問題。為了加快求解速度，目前常用的有等效建模、模型降階（Model Order-Reduction,MOR）等方法。

5.1.1 等效建模

集成電路的分析包括穩(wěn)態(tài)分析和瞬態(tài)分析，分析方法可分為解析/半解析類方法[48]及數(shù)值類方法。解析/半解析類方法通過等效熱阻網(wǎng)絡(luò)模型來提高計算速度和精度，但復(fù)雜的封裝結(jié)構(gòu)通常需要多個熱阻模型來表示。諸多學者對雙熱阻模型進行了重點研究[49-50]，圖21為芯片雙熱阻模型與DELPHI熱阻網(wǎng)絡(luò)模型。該等效建模方法既實現(xiàn)了模型的簡化，同時又保證了仿真結(jié)果的精確性。但此方法一般是對整體進行等效，無法反映封裝內(nèi)部互連結(jié)構(gòu)的影響。

圖21 熱阻模型[49]

數(shù)值類方法則是通過將其中一部分復(fù)雜的子模型進行等效建模，然后嵌入到整體模型進行計算來解決網(wǎng)格劃分困難、計算效率低的問題。西安微電子技術(shù)研究所的李逵等人對芯片內(nèi)部微焊點層進行了均勻化等效建模[51]，仿真得出了微焊點層的等效導熱系數(shù)、等效密度和等效比熱容；北京微電子研究所[52]建立了互連層子模型的等效模型，對互連層的材料參數(shù)進行了等效計算，并且對整體的高密度倒裝芯片進行了壽命預(yù)測；本團隊通過熱阻網(wǎng)絡(luò)分別對微凸點的y方向和x-z方向進行等效熱導率計算并與精確模型進行了對比，得到了等效模型的仿真精確度和仿真效率[53]。

5.1.2模型降階

數(shù)值類方法也可通過多重網(wǎng)格、MOR方法來加快求解速度。加利福尼亞大學的WANG等人[54]通過MOR方法建立宏模型實現(xiàn)了系統(tǒng)級穩(wěn)態(tài)、瞬態(tài)熱分析；在此基礎(chǔ)上，復(fù)旦大學的研究人員[55]將同一組中的相鄰節(jié)點聚合在一起作為“超級節(jié)點”，提出了基于聚合的多端互連電路模型降階方法；而海思半導體的殷亞云則將幾個趨向一致的節(jié)點進行聚合，獲得了聚合溫度、熱阻、熱容和熱源的降階模型。此外，英國謝菲爾德大學[56]基于Arnoldi塊方法提出了一種參數(shù)化MOR方法，在降階模型中保留了一個或多個參數(shù)，進一步提高了模型處理的效率。

5.2 仿真分析

疲勞、腐蝕和過應(yīng)力等物理化學作用會引起電子封裝產(chǎn)品的失效，在生產(chǎn)和使用過程中，外界環(huán)境和工作條件會對電子器件產(chǎn)生一定的影響，導致電子器件發(fā)生一些物理和化學變化從而失效。傳統(tǒng)的失效分析一般是在產(chǎn)品測試出現(xiàn)問題時進行大量的實驗來定位失效問題，會造成時間成本與經(jīng)濟成本的大量增加。而仿真分析方法在產(chǎn)品設(shè)計前期就可以進行，而且可以通過大量的數(shù)據(jù)分析進行可靠性預(yù)測，大大提高了產(chǎn)品研發(fā)效率。可靠性仿真流程如圖22所示。

圖22 可靠性仿真流程[57]

不同的芯片布局會影響集成電路的熱分析和結(jié)構(gòu)分析，王金蘭等人[58]通過仿真建模對一個二維多芯片產(chǎn)品進行了分析，得到封裝的熱阻，既對不同厚度的芯片進行仿真分析，又對不同的芯片布局進行建模仿真，得到厚度越大熱阻越小、2個芯片對稱排列在基板中心時熱阻最小的結(jié)論；芮喜[59]先通過理論和仿真相結(jié)合的方法對單芯片進行了分析，接著利用熱阻矩陣對多芯片組件進行理論計算，并且對這個模型的熱耦合效應(yīng)進行了有限元分析，搭建熱實驗平臺測得芯片或基板的溫度，將理論值與仿真值、實驗數(shù)據(jù)進行對比，驗證了熱阻的變化規(guī)律，單芯片和多芯片的熱分析見圖23。由此可見，采用異構(gòu)集成技術(shù)的芯片有著不同的熱分布和應(yīng)力分布。

圖23 單芯片和多芯片的熱分析[59]

國內(nèi)外學者通過有限元分析法對異構(gòu)集成的芯片進行了熱力協(xié)同分析，WU等人[60]根據(jù)GJB8548B-2005中2026.1實驗方法建立隨機振動仿真模型，得到SiP的應(yīng)力分布并通過實驗進行驗證；BORISKOV等人[61]對采用倒裝焊和引線鍵合的SiP芯片進行了溫度場的模擬，模型和仿真結(jié)果如圖24所示；北京航空航天大學的HUANG等人[62]利用有限元仿真軟件通過可靠性增強測試仿真實現(xiàn)了漏洞分析，對由組件和互連組成的SiP芯片進行了熱應(yīng)力評估，找到了焊點和引腳的缺陷。本團隊通過電熱耦合分析對一款大功率高性能的SiP提出了一種有效的可靠性設(shè)計評估方法[63]。

圖24 一種SiP結(jié)構(gòu)仿真研究[61]

針對不同的異構(gòu)集成結(jié)構(gòu)，國內(nèi)外學者通過有限元計算研究了不同材料和不同互連技術(shù)對異構(gòu)集成可靠性的影響。對于材料方面的研究，貴州大學的韓志康等人[64]對兩芯片鍵合進行了建模，對鍵合區(qū)域的不同焊接材料進行了應(yīng)力仿真分析；俄羅斯的POGUDKIN[65]通過熱力仿真對鋁-化合物-硅邊界層的不規(guī)則處進行了分析；哈爾濱工業(yè)大學的張墅野[64]對銅互連電遷移的可靠性進行了研究，建立了經(jīng)典的三維Cu互連結(jié)構(gòu)并對其進行多物理場有限元仿真，得到溫度、電流密度和應(yīng)力分布的仿真結(jié)果。

互連處最容易發(fā)生失效，然而互連技術(shù)是3D封裝技術(shù)中必不可少的一個部分，國內(nèi)外學者對各種互連技術(shù)進行了大量的可靠性分析研究。例如李夢琳等人[67]對含有2.5D TSV硅轉(zhuǎn)接板的倒裝芯片焊接組件進行有限元分析，得到TSV的熱應(yīng)力分布；上海交通大學的羅江波[68]通過熱-機械仿真研究了TSV數(shù)量、硅基厚度、重布線層（Re-Distribution Line,RDL）厚度和介質(zhì)材料對TSV轉(zhuǎn)接板的影響。

在可靠性測試和現(xiàn)場使用中，焊球、RDL和焊盤中的裂紋是重要的失效模式。電子科技大學[69]對裂紋焊點進行了熱力耦合的建模仿真和疲勞壽命預(yù)測，并通過ECPT方法進行了試驗驗證；LI等人[70]根據(jù)隨機振動試驗建立了SiP模塊的振動仿真模型，采用虛擬驗證的方法評估了CBGA互連的可靠性和疲勞壽命；哈爾濱理工大學的焦鴻浩[71]通過仿真和試驗相結(jié)合的方法，對振動條件下的互連焊點進行了熱-力耦合和熱-力-電耦合仿真，完成了焊點的失效分析和壽命預(yù)測，振動條件下焊點仿真研究如圖25所示。

圖25 振動條件下焊點仿真研究[71]

仿真與測試之間存在著一定的誤差，因此需要對誤差進行分析，并且對仿真模型進行一些參數(shù)上的修改，來提高仿真結(jié)果的準確度。意法半導體[72]通過有限元分析初步研究了汽車用FPGA封裝在電路板級ATC測試中焊點的可靠性，結(jié)合實驗驗證了仿真結(jié)果的準確性，分析兩者之間的誤差后，更新有限元模型得到了更好的模擬結(jié)果；中科芯集成電路有限公司[73]分別對芯片襯底、導熱膠、Bump和底填料等材料參數(shù)進行了校準，得到了更準確的倒裝焊封裝器件的熱仿真模型。

可靠性設(shè)計優(yōu)化是指通過仿真分析材料和結(jié)構(gòu)參數(shù)對封裝電子器件的影響，根據(jù)仿真結(jié)果提出同時滿足微系統(tǒng)組件的電性能、熱性能和結(jié)構(gòu)性能的最優(yōu)方案。石瀟[74]研究了電子元件間距、銅層厚度、銅層面積對電子元件熱應(yīng)力的影響，通過智能優(yōu)化算法進行布局優(yōu)化，優(yōu)化后最大熱應(yīng)力和最大熱變形量都得到明顯降低。張琦[75]對塑封料熱導率、芯片交疊長度、粘接膠熱導率和裸片厚度進行熱分析，得到了交錯堆疊DDR模組的最優(yōu)設(shè)計。還有一部分學者對優(yōu)化算法進行了研究以得到最佳的芯片布局效果，王家睿[76]提出了一種模糊遺傳算法，對MCM熱布局進行了優(yōu)化，當芯片的結(jié)溫達到最小值時優(yōu)化完畢；楊志清[77]研究了一種遺傳粒子群算法，分析了芯片的功率和個數(shù)，對三維堆疊芯片進行熱布局優(yōu)化，得到了最優(yōu)方案。

5.3 多層級熱力協(xié)同仿真分析

由于多功能、高集成度等優(yōu)點，異構(gòu)集成在電子行業(yè)越來越受歡迎，但對設(shè)計的可靠性和環(huán)境適應(yīng)性又有更高的要求，通過多層級熱力協(xié)同仿真分析的方法，可以對異構(gòu)集成的設(shè)計進行評估，CAI[78]等人設(shè)計了一款SiP，對主控芯片、安全芯片和幾種無源器件進行了芯片級的仿真，進行排布之后又進行了封裝級和系統(tǒng)級的仿真，得到了一種滿足電源、信號和散熱性能的SiP封裝設(shè)計方案；KIMMO[79]等人對異構(gòu)集成通信模塊進行了多層級協(xié)同仿真，將工作在39 GHz的貼片天線陣列的電磁特性與基于多項式的功率放大器結(jié)合進行熱力仿真，芯片級仿真方面對基于毫米波收發(fā)芯片進行了分析，系統(tǒng)級和封裝級仿真方面對整個功率放大器進行了分析；LI[80]等人從多層級方面考慮了芯片內(nèi)部和外部工作環(huán)境的影響，以及許多關(guān)鍵的影響因素如結(jié)構(gòu)、集成電路和元器件、材料參數(shù)波動、工作環(huán)境條件等，利用這種協(xié)同仿真對電磁場、熱場和機械場進行了分析。

6 異構(gòu)集成多層級仿真的趨勢與展望

6.1 多層級協(xié)同仿真的挑戰(zhàn)

圖26詳述了跨芯片、封裝和系統(tǒng)的協(xié)同設(shè)計、建模和仿真的未來愿景。涉及芯片-封裝-系統(tǒng)的多物理場，跨尺度的建?？梢詤f(xié)同來自電、熱和機械分析的結(jié)果，這將最大程度地減少設(shè)計迭代的次數(shù)，并確保芯片和封裝設(shè)計是系統(tǒng)可識別的。這需要獲取加工工藝模型以及先進的測量技術(shù)，以確保滿足質(zhì)量指標以及準確的建模數(shù)據(jù)。

圖26 未來的協(xié)同設(shè)計、建模和仿真愿景

有效的協(xié)同設(shè)計工具將確保在芯片、封裝和系統(tǒng)層級設(shè)計中的物理設(shè)計、設(shè)計工作流程和可變性是可解讀的。這種協(xié)同設(shè)計工具結(jié)合先進優(yōu)化技術(shù)和大數(shù)據(jù)分析等將提供一個可靠的設(shè)計環(huán)境，設(shè)計人員在這個設(shè)計環(huán)境中可以利用建模和仿真的結(jié)果來確保在設(shè)計的早期階段就可以達到性能、可靠性和穩(wěn)健性指標。

對于建模和仿真，預(yù)測芯片-封裝和封裝-系統(tǒng)接口處的現(xiàn)象非常重要。這需要多物理場、跨尺度模型和協(xié)同仿真方法捕獲電-熱、熱-機械和電-機械等多物理場的相互作用。圖27詳細介紹了在電、熱和機械領(lǐng)域需要預(yù)測的關(guān)鍵物理現(xiàn)象。電-熱場的交互作用包括將電源分配從芯片模型準確地映射到封裝和系統(tǒng)模型中；對于熱-機械交互，典型示例包括準確預(yù)測封裝/系統(tǒng)模型在芯片后端產(chǎn)生的應(yīng)力，以預(yù)測TSV區(qū)域的應(yīng)力和損壞，這些應(yīng)力反過來將會影響TSV的布局以及晶體管的閾值電壓和驅(qū)動電流；電-機械耦合建模的經(jīng)典示例是芯片上和芯片外互連中的電遷移和應(yīng)力遷移；此外，為了準確模擬芯片上金屬遷移的影響，應(yīng)該把封裝應(yīng)力考慮在內(nèi)。這些只是一些示例，這些示例說明了需要在芯片-封裝-系統(tǒng)域之間進行協(xié)同設(shè)計，并且需要對電、熱和機械場之間的相互作用進行精確建模。

圖27 多物理場之間的相互作用

優(yōu)化也是協(xié)同設(shè)計方法中的重要工具。許多EDA和MCAD工具都提供了優(yōu)化求解器。在不確定性工具包中進行優(yōu)化可以使設(shè)計人員能夠評估材料和設(shè)計參數(shù)變化對性能和可靠性的影響，從而支持對產(chǎn)品的隨機評估。

準確的材料數(shù)據(jù)和異構(gòu)系統(tǒng)的特性至關(guān)重要，因此增加計算學、應(yīng)力與多物理場建模之間的聯(lián)系非常重要，計算與建模結(jié)合如圖28所示。要將數(shù)據(jù)從計量學轉(zhuǎn)移到建模工具中還需做進一步的工作，并且在焊料等非線性材料的精確本構(gòu)模型方面尚缺乏共識。

圖28 計算與建模結(jié)合

6.2 多層級協(xié)同仿真的展望

協(xié)同設(shè)計、建模和仿真是未來異構(gòu)集成電子系統(tǒng)的基礎(chǔ)技術(shù)。目前，芯片、封裝和系統(tǒng)設(shè)計是脫節(jié)的或者是不完整的，這需要改變。今天進行的許多建模和仿真基于單一物理場，這也需要改變，特別是物理場之間的相互作用以及芯片、封裝和系統(tǒng)之間的相互作用，都必須加以考慮。需要解決的特殊挑戰(zhàn)有以下幾個方面。

1)多物理場/跨尺度模型：需要對跨芯片-封裝-系統(tǒng)的相互作用進行精確建模。這將需要解決納米級（芯片）至厘米級（封裝、系統(tǒng)）的幾何特征與多物理場之間的相互作用。

2)不確定性的多目標優(yōu)化：涉及芯片-封裝-系統(tǒng)的多層級之間和多物理場之間的相互作用越來越復(fù)雜，將越來越多地要求使用強大的多目標優(yōu)化求解器。該求解器需要有效處理大規(guī)模的變量和設(shè)計約束，并且在當前存在不確定性的情況下可以以快速計算的方式提供全局解決方案。

3)快速求解器：應(yīng)在芯片、封裝、系統(tǒng)使用什么級別的抽象模型，需要降階建模技術(shù)來捕獲當前系統(tǒng)的非線性。

4)生命周期模型：異構(gòu)集成系統(tǒng)將需要新的失效物理模型，例如功率電子封裝中的燒結(jié)互連。

5)數(shù)據(jù)標準：需要數(shù)據(jù)標準才能在不同的建模工具之間進行有效的協(xié)同仿真。

7 結(jié)論

多層級協(xié)同仿真技術(shù)是促進3D異構(gòu)集成快速發(fā)展的關(guān)鍵技術(shù)，也是面臨的巨大挑戰(zhàn)之一。本文主要對3D異構(gòu)集成的多層級協(xié)同仿真的部分關(guān)鍵技術(shù)的研究現(xiàn)狀和發(fā)展趨勢進行了綜述，旨在為國內(nèi)異構(gòu)集成仿真設(shè)計和仿真工具的研發(fā)提供參考。