姚君 聶楊 付傳寶

摘要：本文介紹了一種基于100%國(guó)產(chǎn)化設(shè)計(jì)的定時(shí)脈沖信號(hào)傳輸系統(tǒng)，系統(tǒng)近端機(jī)將16路定時(shí)脈沖信號(hào)同步采樣，然后復(fù)用成1路高速數(shù)字信號(hào)，通過一根光纖傳輸?shù)竭h(yuǎn)端機(jī)，遠(yuǎn)端機(jī)可以實(shí)現(xiàn)多路數(shù)據(jù)的低抖動(dòng)輸出，并保持延時(shí)一致性。該系統(tǒng)以光纖作為傳輸介質(zhì)，傳輸距離遠(yuǎn)，抗干擾能力強(qiáng)，可廣泛用于不同體制雷達(dá)系統(tǒng)，實(shí)現(xiàn)多路定時(shí)脈沖信號(hào)遠(yuǎn)傳。

關(guān)鍵詞：國(guó)產(chǎn)化;光纖傳輸;低抖動(dòng);延時(shí)一致性

1引言

雷達(dá)系統(tǒng)的基本構(gòu)成包括發(fā)射機(jī)、接收機(jī)、本振激勵(lì)源、信號(hào)處理、定時(shí)同步裝置這五部分[1]，其中定時(shí)同步裝置主要負(fù)責(zé)產(chǎn)生定時(shí)脈沖信號(hào)，完成雷達(dá)系統(tǒng)時(shí)序控制，協(xié)調(diào)各分機(jī)正常工作，在整個(gè)系統(tǒng)中發(fā)揮著重要作用。由于雷達(dá)系統(tǒng)信號(hào)接收天線與控制設(shè)備一般都分開布設(shè)，中間通過光纖/電纜連接，因此系統(tǒng)發(fā)射機(jī)、接收機(jī)、定時(shí)同步裝置通常處于不同的地點(diǎn)，需要使用專用設(shè)備對(duì)定時(shí)脈沖進(jìn)行傳輸。

目前許多傳輸設(shè)備的關(guān)鍵器件及設(shè)計(jì)軟件都是來自于國(guó)外進(jìn)口，容易受制于人，通過近期美國(guó)對(duì)中國(guó)科技公司的多輪制裁事件可以得知，一旦西方國(guó)家實(shí)施技術(shù)封鎖，將會(huì)對(duì)設(shè)備研發(fā)、生產(chǎn)及維護(hù)造成嚴(yán)重的影響。為提高自主可控能力，杜絕對(duì)國(guó)外核心器件及軟件的依賴所導(dǎo)致的信息安全隱患，本文提出一種軟硬件國(guó)產(chǎn)化率達(dá)到100%的傳輸系統(tǒng)設(shè)計(jì)方法，采用光纖作為傳輸介質(zhì)，定時(shí)脈沖信號(hào)經(jīng)過采樣后，可以通過光纜遠(yuǎn)距離傳輸至雷達(dá)發(fā)射機(jī)、接收機(jī)，經(jīng)過傳輸后的信號(hào)其關(guān)鍵指標(biāo)信號(hào)前沿抖動(dòng)≤1ns，延時(shí)一致性≤5ns，滿足雷達(dá)系統(tǒng)使用要求，同時(shí)具有保密性能好、可靠性高等特點(diǎn)。

2系統(tǒng)方案

多通道定時(shí)脈沖光纖傳輸系統(tǒng)采用遠(yuǎn)端機(jī)和近端機(jī)模式，遠(yuǎn)端機(jī)放置于天線轉(zhuǎn)臺(tái)，用于光電變換和信號(hào)低抖動(dòng)輸出;近端機(jī)放置于控制艙內(nèi)，負(fù)責(zé)對(duì)16路定時(shí)脈沖信號(hào)進(jìn)行采樣和電光變換，端機(jī)之間用一根光纖進(jìn)行連接。

傳統(tǒng)模式下，可以通過FPGA對(duì)定時(shí)脈沖信號(hào)進(jìn)行異步采樣后直接上光，傳輸?shù)綄?duì)端后恢復(fù)出脈沖信號(hào)，由于數(shù)字信號(hào)的離散特性，采樣點(diǎn)最少偏離最佳采樣點(diǎn)一個(gè)周期，采樣位置左右偏移[2]，因此利用該方案恢復(fù)出來的信號(hào)前沿抖動(dòng)為2T（T為采樣時(shí)鐘周期），以采樣時(shí)鐘100MHz為例，經(jīng)過采樣后引入的抖動(dòng)為20ns（T=1/100MHz=10ns）左右，若想達(dá)到1ns以內(nèi)的前沿抖動(dòng)，系統(tǒng)所需采樣時(shí)鐘頻率需要達(dá)到2GMHz，將遠(yuǎn)超過FPGA的工作時(shí)鐘，大大提高了設(shè)計(jì)難度;同時(shí)使用FPGA進(jìn)行信號(hào)復(fù)用/解復(fù)用、編碼/解碼，開關(guān)機(jī)后信號(hào)延時(shí)會(huì)發(fā)生較大變化，無(wú)法保證信號(hào)的延時(shí)一致性。本方案采用同步傳輸?shù)姆绞剑瑢⒗走_(dá)系統(tǒng)提供的基準(zhǔn)時(shí)鐘鎖定相位后作為傳輸系統(tǒng)工作時(shí)鐘，對(duì)信號(hào)同步采樣，可獲得低抖動(dòng)值，在復(fù)用/解復(fù)用部分使用外置高速Serdes（串行收發(fā)器），可減小通道延時(shí)的變化。

3硬件設(shè)計(jì)

3.1系統(tǒng)原理

系統(tǒng)原理框圖如圖1所示。在近端機(jī)，基準(zhǔn)同步時(shí)鐘輸入到PLL（鎖相環(huán)）鎖定相位后得到穩(wěn)定的時(shí)鐘信號(hào)，將該時(shí)鐘信號(hào)分為三路，第一路輸入到FPGA對(duì)輸入的脈沖信號(hào)進(jìn)行處理，第二路作為Serdes的工作時(shí)鐘，第三路經(jīng)信號(hào)處理后轉(zhuǎn)換為光信號(hào)2輸出;輸入的16路定時(shí)脈沖信號(hào)經(jīng)數(shù)據(jù)整形、電平轉(zhuǎn)換后變?yōu)長(zhǎng)VTTL電平的電信號(hào)，進(jìn)入到FPGA中，F(xiàn)PGA用同步時(shí)鐘進(jìn)行同步時(shí)分處理，然后傳輸給Serdes，Serdes利用同步時(shí)鐘來進(jìn)行時(shí)分復(fù)用和8B/10B編碼，經(jīng)電光變換變成光信號(hào)1，光信號(hào)1和光信號(hào)2通過波分復(fù)用器復(fù)用成1路光信號(hào)傳輸?shù)竭h(yuǎn)端機(jī)。在遠(yuǎn)端機(jī)，收到的光信號(hào)2經(jīng)過光電處理后，轉(zhuǎn)換為時(shí)鐘信號(hào)，該時(shí)鐘信號(hào)經(jīng)鎖相環(huán)鎖定后一路輸入到FPGA用于信號(hào)處理，另一路作為Serdes的參考信號(hào);收到的光信號(hào)1經(jīng)過光電轉(zhuǎn)換后變成1路高速的數(shù)字信號(hào)，然后通過CDR時(shí)鐘恢復(fù)提取，進(jìn)入到高速Serdes，經(jīng)8B/10B解碼和時(shí)分解復(fù)用，變?yōu)槎嗦返退贁?shù)據(jù)信號(hào)輸入到FPGA中，F(xiàn)PGA對(duì)各低速信號(hào)進(jìn)行處理后將數(shù)據(jù)輸出，經(jīng)過電平轉(zhuǎn)換及驅(qū)動(dòng)后恢復(fù)為初始狀態(tài)的16路定時(shí)脈沖信號(hào)。

3.2國(guó)產(chǎn)化實(shí)現(xiàn)

系統(tǒng)包含信號(hào)接收器、FPGA芯片、PLL芯片、高速Serdes、E/O變換器、O/E變換器、信號(hào)發(fā)送器等主要器件，信號(hào)接收器和信號(hào)發(fā)送器采用的是SM3096和SM3030，接收器傳輸時(shí)延≤120ns，發(fā)送器傳輸時(shí)延≤16ns，最大數(shù)據(jù)傳輸率均為10Mbps;FPGA采用的是FMK50T4，最大時(shí)鐘頻率為400MHz;PLL芯片采用的是GM307A，最大工作頻率為200MHz;E/O變換和O/E變換采用的是NTR-8812DL和NTR-8813LI，發(fā)送光功率-5～0dBm，接收靈敏度≤-16dBm，最大傳輸速率3Gbps;高速Serdes采用的是GM8312，工作頻率125MHz～156.25MHz，主要實(shí)現(xiàn)3.125Gbps高速串行總線數(shù)據(jù)與16位并行數(shù)據(jù)之間高速轉(zhuǎn)換。上述型號(hào)器件為國(guó)內(nèi)器件廠家所設(shè)計(jì)，擁有完全知識(shí)產(chǎn)權(quán)，其余電阻、電容、電感等器件均有國(guó)產(chǎn)廠家供貨，整個(gè)設(shè)備硬件的使用實(shí)現(xiàn)了全國(guó)產(chǎn)化。

4主要實(shí)現(xiàn)技術(shù)

4.1時(shí)鐘低抖動(dòng)傳輸

信號(hào)傳輸過程中采用了同步采樣，理論上不存在采樣誤差，因而定時(shí)脈沖信號(hào)的邊沿相位和抖動(dòng)得到了合理的控制，信號(hào)抖動(dòng)性主要由同步時(shí)鐘的抖動(dòng)性能決定。由于近端機(jī)和遠(yuǎn)端機(jī)都使用了同步時(shí)鐘，在保證近端機(jī)輸入基準(zhǔn)時(shí)鐘高質(zhì)量的同時(shí)，需要用低抖動(dòng)的方式將時(shí)鐘從近端機(jī)傳輸至遠(yuǎn)端機(jī)，為此在時(shí)鐘傳輸?shù)倪^程中采用了兩項(xiàng)措施：（1）選用抖動(dòng)量小的光模塊[3]。所有光發(fā)射模塊單元包括激光器、參考時(shí)鐘源、以及與發(fā)送器有關(guān)的集成電路都會(huì)產(chǎn)生抖動(dòng)，通過選用低抖動(dòng)器件，降低發(fā)送器各部分器件的噪聲，可以有效地減少抖動(dòng)以獲得一個(gè)干凈的眼圖;（2）針對(duì)接收部分采用暗電流小、電容低、響應(yīng)度高的PIN光電探測(cè)器作為實(shí)現(xiàn)光電變換功能的器件，并通過對(duì)PIN光電探測(cè)器的S參數(shù)進(jìn)行測(cè)試，根據(jù)S參數(shù)的測(cè)試結(jié)果對(duì)阻抗匹配電路進(jìn)行設(shè)計(jì)，將高阻抗的PIN光電探測(cè)器匹配為50Ω，從而使PIN光電探測(cè)器得到高的光電轉(zhuǎn)換效率，低的反射損耗，使時(shí)鐘信號(hào)從光信號(hào)中高效的解調(diào)出來，并減少時(shí)鐘的失真，改善時(shí)鐘的噪聲。

4.2外置高速Serdes

FPGA內(nèi)部自帶高速收發(fā)器UHST，最高速率為6.25Gb/s，使用同步時(shí)鐘作為參考時(shí)鐘，通過調(diào)用IP核能實(shí)現(xiàn)數(shù)據(jù)復(fù)用/解復(fù)用、編解碼等功能，用該方法傳輸后的信號(hào)抖動(dòng)能滿足≤1ns，但系統(tǒng)在每次開關(guān)機(jī)時(shí)，脈沖信號(hào)的延時(shí)差會(huì)變化超過一個(gè)采樣周期（如采用頻率100MHz，延時(shí)變化將≥10ns），不滿足通道延時(shí)變化≤5ns。為此我們選擇外置高速Serdes，GM8312能夠?qū)崿F(xiàn)16：1串化及1：16解串?dāng)?shù)據(jù)全雙工收發(fā)，內(nèi)建DC平衡8B/10B編解碼，能保證每次上電時(shí)信號(hào)的延時(shí)偏差≤2ns。輸入的并行數(shù)據(jù)與參考時(shí)鐘為同步關(guān)系，選擇用上升沿采樣，如圖2所示，建立時(shí)間：Tsu≥2.5ns，保持時(shí)間：Th≥0ns，在數(shù)據(jù)的穩(wěn)定時(shí)間進(jìn)行采樣，確保數(shù)據(jù)可靠性。

4.3外置PLL

高速Serdes的工作時(shí)鐘TXCLK需要與輸入同步時(shí)鐘同源，同時(shí)TXCLK要求滿足低延時(shí)，低抖動(dòng)的特點(diǎn)，以降低數(shù)據(jù)轉(zhuǎn)換過程中的誤碼，為此使用PLL將同步時(shí)鐘鎖相倍頻到Serdes的工作頻率。由于FPGA自身例化PLL所生成時(shí)鐘毛刺較多，且抖動(dòng)較大，會(huì)影響GM8312的正常使用，因此，使用外置PLL對(duì)輸入時(shí)鐘進(jìn)行管理和頻率綜合。系統(tǒng)選用的鎖相環(huán)芯片，最大輸出抖動(dòng)±150ps，鎖相環(huán)的原理框圖如圖3所示[4]，VCO輸出的頻率f0經(jīng)N分頻后與同步時(shí)鐘fr相位比較得到誤差電壓，回路濾波LPF濾除誤差電壓中所帶來的高頻成分和噪聲，達(dá)到改善性能的目的，鑒相器通過誤差電壓控制VCO的輸出f0，實(shí)現(xiàn)對(duì)輸入頻率的捕獲、跟蹤與測(cè)量。

5系統(tǒng)時(shí)序

為保證定時(shí)脈沖信號(hào)傳輸滿足前沿抖動(dòng)≤1ns的技術(shù)要求，定時(shí)脈沖信號(hào)必須和同步時(shí)鐘保持嚴(yán)格同步，如圖4所示，脈沖信號(hào)在發(fā)送端經(jīng)過同步時(shí)鐘讀取后，由同步時(shí)鐘進(jìn)行復(fù)用。接收端Serdes輸出的信號(hào)每次開關(guān)機(jī)時(shí)延會(huì)有一定的偏差，偏差值≤2ns，小于采樣時(shí)鐘周期，經(jīng)過同步時(shí)鐘讀取一遍后，可消除延時(shí)偏差，最后輸出的脈沖信號(hào)上升沿的抖動(dòng)取決于同步時(shí)鐘的穩(wěn)定性，而同步時(shí)鐘傳輸抖動(dòng)≤300ps，利用這個(gè)時(shí)鐘去讀取串行收發(fā)器輸出的定時(shí)脈沖，其上升沿抖動(dòng)能滿足1ns的技術(shù)指標(biāo)要求。

6軟件設(shè)計(jì)

該系統(tǒng)包含F(xiàn)PGA方面的軟件設(shè)計(jì)，采用自主研發(fā)設(shè)計(jì)的軟件開發(fā)工具Procise，基于Verilog編譯語(yǔ)言，可以完成邏輯優(yōu)化、布局布線、時(shí)序分析、在線調(diào)試等功能。

軟件工程主要包括數(shù)據(jù)模塊，復(fù)用驅(qū)動(dòng)模塊，鎖定判斷模塊，解復(fù)用驅(qū)動(dòng)模塊。數(shù)據(jù)模塊完成定時(shí)脈沖的時(shí)序調(diào)整、輸出驅(qū)動(dòng);鎖定判斷模塊控制系統(tǒng)復(fù)位信號(hào)以及輸出靜噪;復(fù)用、解復(fù)用驅(qū)動(dòng)模塊在整個(gè)軟件中起關(guān)鍵作用，主要完成對(duì)高速Serdes的管理，其邏輯代碼例化調(diào)用配置如下：

tx tx_u（ .rstn（rstn），

.clk（clk），

.tx_serdes（tx_serdes），

.txclk_serdes（txclk_serdes_o），

.tx_en_serdes（tx_en_serdes），

.tx_er_serdes（tx_er_serdes），

.lckrefn_serdes（lckrefn_serdes），

.prbsen_serdes（prbsen_serdes），

.enable_serdes（enable_serdes）

）;

rx rx_u（ .rstn（rstn），

.clk（clk），

.rxclk_serdes（rxclk_serdes），

.rx_serdes（rx_serdes），

.rx_er_serdes（rx_er_serdes），

.rx_dv_serdes（rx_dv_serdes），

.rxclk（rxclk），

.rxdata（rxdata）

）;

7測(cè)試及性能分析

通過信號(hào)源產(chǎn)生20MHz的同步時(shí)鐘，同時(shí)產(chǎn)生脈寬900ns，重復(fù)頻率1000Hz定時(shí)脈沖信號(hào)，近端機(jī)與遠(yuǎn)端機(jī)之間用長(zhǎng)度為1m光纖連接，將脈沖信號(hào)輸入到近端機(jī)的傳輸通道1，經(jīng)過采樣傳輸后從遠(yuǎn)端機(jī)輸出。用示波器的通道1測(cè)量信號(hào)源輸出的脈沖信號(hào)，并將該通道設(shè)置為觸發(fā)源，用通道2測(cè)量遠(yuǎn)端機(jī)輸出的該路信號(hào)，如圖5所示，選擇示波器的無(wú)限余輝功能，并保持30s，可以測(cè)得抖動(dòng)值≤600ps，傳輸延時(shí)183ns，開關(guān)機(jī)延時(shí)差≤5ns，按同樣的方法可以測(cè)得其余15通道的傳輸抖動(dòng)及延時(shí)。測(cè)試結(jié)果表明系統(tǒng)滿足信號(hào)前沿抖動(dòng)≤1ns，延時(shí)一致性≤5ns的要求。

8結(jié)束語(yǔ)

本設(shè)計(jì)全國(guó)產(chǎn)化實(shí)現(xiàn)，外置鎖相環(huán)，外置高速串行收發(fā)器，完成了對(duì)16通道定時(shí)脈沖信號(hào)的同步采樣，通過光纖傳輸?shù)竭h(yuǎn)端，實(shí)際測(cè)試可知傳輸后信號(hào)抖動(dòng)低，通道的延時(shí)變化小，該方案能夠滿足多種雷達(dá)系統(tǒng)中對(duì)定時(shí)脈沖信號(hào)傳輸?shù)囊蟆?/p>

參考文獻(xiàn)

[1]丁鷺飛，耿福錄，陳建春.雷達(dá)原理[M].北京：電子工業(yè)出版社，2014.

[2]朱海江，王洪磊，陳雁.一種定時(shí)脈沖低抖動(dòng)傳輸方案設(shè)計(jì)[J].無(wú)線電通信技術(shù)，2014（2）：44-46.

[3]張家會(huì).脈沖信號(hào)同步及低抖動(dòng)光傳輸技術(shù)[J].大眾科技，2017，19（209）：7-8.

[4]陳永東. 基于FPGA的數(shù)字鎖相環(huán)的設(shè)計(jì)[J]. 遙測(cè)遙控，2007，28[5]：49-51.

作者簡(jiǎn)介：

姓名：姚君 ?性別：男 ?年齡：35歲 ?出生年月：1986.1 ?籍貫：湖南邵陽(yáng) ?職稱：工程師 ?學(xué)歷：大學(xué)本科 ?研究方向：主要從事光纖通信技術(shù)研究