張 陽(yáng)，王黨會(huì)，鄭俊娜

（西安石油大學(xué)材料科學(xué)與工程學(xué)院，西安710065）

1 引言

數(shù)十年來(lái)，單位集成電路上可容納的晶體管數(shù)目一直較為嚴(yán)格地遵循摩爾定律[1]，實(shí)現(xiàn)了高密度、低價(jià)格、高速度和低功率的超大規(guī)模集成電路（Ultra Large Scale Integration，ULSI）系統(tǒng)。如今，數(shù)十億晶體管級(jí)別的處理器已經(jīng)廣泛地實(shí)現(xiàn)了商用化。最先進(jìn)的工藝制程已接近3 nm，實(shí)際量產(chǎn)的工藝器件集中于7 nm和14 nm[2]。在尺寸不斷減小、集成度不斷提高、功耗不斷降低的情況下，如何保持并提高器件的性能已經(jīng)成為業(yè)界普遍關(guān)心的問(wèn)題之一[3-5]。

作為一種廣泛使用的場(chǎng)效應(yīng)晶體管，金屬-氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管（Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET）的等比例縮小引起了研究人員的關(guān)注。眾所周知，當(dāng)MOSFET器件的特征尺寸降低到納米級(jí)，并接近其物理極限時(shí)，會(huì)引起一系列的可靠性問(wèn)題[6-8]，如短溝道效應(yīng)（Short Channel Effect，SCE）、柵極隧穿效應(yīng)、熱載流子注入效應(yīng)[9]（Hot Carrier Injection，HCI）、漏極誘生勢(shì)壘降低效應(yīng)（Drain Induction Barrier Lower，DIBL）等。這些缺陷會(huì)降低器件的性能，引發(fā)的可靠性問(wèn)題阻礙了摩爾定律的延續(xù)。

MOSFET器件的可靠性問(wèn)題與其柵極界面處的缺陷密度密切相關(guān)，需要采用恰當(dāng)?shù)谋碚鞣椒▉?lái)確定器件的缺陷類(lèi)型和缺陷密度。目前，電學(xué)測(cè)量法是柵極氧化層缺陷密度和界面態(tài)陷阱密度的常用表征方法，包括電導(dǎo)法、電荷泵浦法和電容-電壓法等[10-12]。與電學(xué)表征法形成鮮明對(duì)比，低頻噪聲法能更加靈敏地表征缺陷類(lèi)型和噪聲起源[13]。近年來(lái)，低頻噪聲法以其高度的靈敏性和無(wú)損性，越來(lái)越受到重視。

對(duì)于MOSFET而言，當(dāng)器件開(kāi)始導(dǎo)通時(shí)，溝道中載流子遷移率漲落/載流子數(shù)漲落成為低頻噪聲的起源，能夠反映載流子遷移率等輸運(yùn)行為。低頻噪聲在MOSFET器件中的應(yīng)用始于1989年美國(guó)橡樹(shù)嶺國(guó)家實(shí)驗(yàn)室FLEETWOOD等的發(fā)現(xiàn)——低頻1/f噪聲對(duì)MOSFET器件中的輻照損傷極為敏感[14]。與此同時(shí)，美國(guó)耶魯大學(xué)和亞利桑那大學(xué)也開(kāi)展了1/f噪聲用于MOSFET輻照損傷表征研究[15-17]。國(guó)內(nèi)，西安電子科技大學(xué)杜磊和何亮教授課題組的低頻噪聲研究方法也取得了重要進(jìn)展，應(yīng)用于DC/DC變換器和功率VDMOS的篩選評(píng)估中[18-20]。作為一種有效而敏感的表征技術(shù)，如何在新型MOSFET器件中建立普適的低頻噪聲模型，并將低頻噪聲的起源與電子元器件中的缺陷和電學(xué)參數(shù)等關(guān)聯(lián)起來(lái)，成為后摩爾時(shí)代低頻噪聲應(yīng)用和發(fā)展的關(guān)鍵問(wèn)題之一。

為了有效抑制柵極泄漏電流，高介電常數(shù)氧化物（如Al2O3、ZrO2、HfO2等）已 經(jīng) 在 新 型 柵 極 堆 棧MOSFET器件中代替了傳統(tǒng)的SiO2[21-22]，但同時(shí)，高k介質(zhì)引起的電子元器件質(zhì)量與可靠性問(wèn)題也愈發(fā)突出。研究表明，當(dāng)柵氧化層的厚度每降低0.2 nm，柵極泄漏電流將增加一個(gè)數(shù)量級(jí)。本文通過(guò)對(duì)插入Al2O3帽層結(jié)構(gòu)的nMOSFET進(jìn)行電學(xué)測(cè)試和低頻噪聲測(cè)試，并對(duì)器件的閾值電壓、柵極泄漏電流、亞閾擺幅、低頻噪聲的起源、電流噪聲功率譜密度以及柵氧化層中的缺陷密度等進(jìn)行系統(tǒng)的研究，建立了MOSFET器件的電學(xué)方法和低頻噪聲方法的互補(bǔ)表征體系，可以較為全面地對(duì)MOSFET器件的質(zhì)量與可靠性進(jìn)行表征。

2 實(shí)驗(yàn)與測(cè)試

實(shí)驗(yàn)測(cè)試器件在比利時(shí)微電子中心（Interuniversity of Microelectronics Center,IMEC）完成生長(zhǎng)和測(cè)試（電學(xué)特性測(cè)試和低頻噪聲測(cè)試）。MOSFET器件生長(zhǎng)在厚度為200 mm的p型硅襯底上，并采用HF對(duì)襯底表面進(jìn)行清洗；之后，采用快速預(yù)熱的方法迅速生長(zhǎng)一層厚度為8 nm的SiO2層；接下來(lái)，采用原子層化學(xué)氣相沉積技術(shù)（Atomic Layer Chemical Vapor Deposition,ALCVDTM）生長(zhǎng)一層厚度為5 nm的Al2O3帽層，并在N2氣氛條件下900℃退火5 min；最后，采用物理氣相沉積技術(shù)制作TiN電極，nMOSFET器件的生長(zhǎng)工藝和柵氧化層結(jié)構(gòu)如圖1所示。溝道參數(shù)W/L=1 μm/10 μm，其中器件A為無(wú)Al2O3帽層結(jié)構(gòu)的nMOSFET器件，器件B增加了厚度為5 nm的Al2O3帽層結(jié)構(gòu)的nMOSFET器件。電學(xué)性能測(cè)試采用HP4156B半導(dǎo)體測(cè)試分析儀進(jìn)行，低頻噪聲測(cè)試方案如下：

圖1 nMOSFET生長(zhǎng)工藝流程

（1）將器件置于納米探針臺(tái)上，在室溫下連接器件的源極、柵極和漏極，源極接地，源/柵電壓范圍為0～2.0 V，步長(zhǎng)為0.03 V，設(shè)定漏極電壓為50 mV；

（2）源/漏極電壓設(shè)定范圍為0～1.5 V，步長(zhǎng)為0.02 V；

（3）室溫下，柵極電流依次設(shè)為20 nA、30 nA、50 nA、100 nA、200 nA、300 nA和500 nA時(shí)，測(cè)試MOSFET器件的輸入輸出電學(xué)特性。

3 實(shí)驗(yàn)結(jié)果及討論

3.1 MOSFET器件的電學(xué)特性

MOSFET器件的I-V轉(zhuǎn)移特性曲線以漏源電壓VDS為參變量，測(cè)量漏極電流ID和柵源電壓VG間的函數(shù)關(guān)系。曲線的斜率定義為跨導(dǎo)，用gm表示，表征VG對(duì)ID的控制作用。圖2為室溫下器件A與器件B的I-V轉(zhuǎn)移特性曲線（VDS=50 mV）。

圖2 室溫下測(cè)試器件的I-V轉(zhuǎn)移特性曲線

閾值電壓Vth是重要的電學(xué)參數(shù)之一，給出了使半導(dǎo)體表面達(dá)到強(qiáng)反型時(shí)所需的柵壓，是區(qū)分MOSFET器件導(dǎo)通和截止的分界點(diǎn)。閾值電壓一般由3部分組成，可表示為：

式（1）、（2）中VFB為半導(dǎo)體的平帶電壓；Vox為柵氧化層上的壓降，φs為半導(dǎo)體表面耗盡層上的壓降，φF為半導(dǎo)體費(fèi)米勢(shì)。閾值電壓與金半接觸電勢(shì)差、氧化層中電荷密度、單位面積柵氧化物電容和襯底摻雜濃度等因素有關(guān)。文獻(xiàn)[23]分別對(duì)長(zhǎng)溝道MOSFET閾值電壓模型和短溝道高k柵介質(zhì)MOSFET閾值電壓模型做了詳細(xì)的分析。在高k柵介質(zhì)MOSFET中，邊緣場(chǎng)效應(yīng)是影響MOSFET閾值電壓的新現(xiàn)象[24]。短溝道效應(yīng)、熱載流子效應(yīng)和漏極誘生勢(shì)壘降低效應(yīng)等都會(huì)導(dǎo)致閾值電壓漂移和退化[25-26]，最終對(duì)器件性能造成嚴(yán)重影響。根據(jù)圖2所示的I-V轉(zhuǎn)移特性曲線，使用二階求導(dǎo)法提取了器件A與B的閾值電壓Vth分別為0.42 V、1.52 V。器件B柵極結(jié)構(gòu)中Al2O3帽層的插入有效調(diào)制了閾值電壓。

眾所周知，隨著MOS器件尺寸越來(lái)越小，柵極關(guān)態(tài)泄露電流成為影響MOS器件性能的重要參數(shù)。較高的柵極關(guān)態(tài)電流會(huì)對(duì)器件的開(kāi)關(guān)性能帶來(lái)嚴(yán)重的影響[27]，不僅會(huì)增加功耗、影響導(dǎo)通特性，而且會(huì)降低可靠性[28]。若MOSFET器件柵氧化層中電場(chǎng)強(qiáng)度較大，電子隧穿進(jìn)入柵氧化層，形成柵隧穿電流。隧穿電流不僅加大了電路靜態(tài)功耗，還會(huì)造成MOSFET器件的閾值電壓發(fā)生漂移。

根據(jù)圖2提取的柵極關(guān)態(tài)電流如圖3所示。從圖中可以看出，器件A柵極關(guān)態(tài)電流的大小約為4×10-10A，器件B柵極關(guān)態(tài)電流的大小約為1×10-11A。器件B的數(shù)值低于器件A，表明Al2O3帽層能有效地降低柵極關(guān)態(tài)泄漏電流。

圖3 室溫下測(cè)試器件的柵極關(guān)態(tài)電流

MOSFET器件的輸出特性也稱為漏極特性，即當(dāng)VG＞VT且恒定時(shí)漏極電流ID隨漏源電壓VDS變化的規(guī)律。圖4給出了nMOSFET器件的輸出特性曲線。從圖4中可以看出，器件A與B均具有較好的輸出特性，但器件B的輸出功率更高。

圖4 室溫下測(cè)試器件的I-V輸出特性曲線

亞閾值區(qū)用于描述MOSFET器件的導(dǎo)通特性和截止特性。亞閾值擺幅（Subthreshold Swing）又稱為S因子，是表征MOSFET開(kāi)關(guān)器件的重要性能參數(shù)。它表示漏極電流ID改變一個(gè)數(shù)量級(jí)所需的柵壓擺幅，S越小，器件的導(dǎo)通截止轉(zhuǎn)換就越容易，開(kāi)關(guān)特性越好[29]。其定義如公式（3）所示：

式（3）中m=1+(Cs/Cins)，其中Cs和Cins分別為溝道半導(dǎo)體電容和柵極電容密度。圖5為log10ID和柵極電壓VG關(guān)系圖。根據(jù)圖5和式（3）計(jì)算得到器件A的亞閾值擺幅約為35 mV/dec，器件B的亞閾值擺幅約為54 mV/dec。兩者均小于室溫下的理想值（60 mV/dec），這表明器件A與B均具有良好的開(kāi)關(guān)性能。

圖5 室溫下測(cè)試器件的log10(ID)和VG關(guān)系

載流子遷移率是衡量半導(dǎo)體導(dǎo)電性能的重要參數(shù)，Y-函數(shù)法作為提取載流子遷移率μ0的有效方法受到了廣泛認(rèn)可[30]，其基本原理如式（4）所示。圖6展示了器件A與B的ID·gm(-1/2)與柵極電壓VG的關(guān)系圖。從圖6中可以看到，ID·gm(-1/2)與VG之間具有良好的線性關(guān)系。根據(jù)式（4），器件A與B的載流子遷移率分別為723 cm2/V·s和365 cm2/V·s。器件B的遷移率小于器件A，這可能是由于Al2O3帽層的插入增大了閾值電壓。同時(shí)，柵極氧化物界面處引入了陷阱，導(dǎo)致載流子在界面處的散射幾率增大，從而降低了遷移率。

圖6 室溫下測(cè)試器件的ID·gm(-1/2)與柵極電壓VG關(guān)系

圖7 對(duì)遷移率衰減系數(shù)θ進(jìn)行了擬合，根據(jù)式（5）擬合的器件A與B的θ值分別為0.048、0.054，這與文獻(xiàn)[30]報(bào)道的結(jié)果是一致的。

圖7 室溫下測(cè)試器件的{ID/[gm·(VG-VT)]-1}和（VG-VT）關(guān)系

3.2 MOSFET器件的低頻噪聲特性

為了研究MOSFET器件的低頻噪聲特性，分別在10 nA、100 nA和3000 nA的電流偏置下對(duì)nMOSFET的電流噪聲進(jìn)行了測(cè)量，測(cè)試結(jié)果如圖8所示。

圖8 室溫下測(cè)試器件的電流噪聲功率譜密度與頻率關(guān)系

從圖8可以看出，隨著漏極電流逐漸增加，器件A和B的電流噪聲功率譜密度增加，所有曲線都表現(xiàn)出良好的1/f特性。根據(jù)電子元器件中的低頻噪聲理論[13,31-32]，MOSFET中的低頻1/f噪聲來(lái)源于載流子數(shù)漲落模型和載流子遷移率漲落模型。式（6）通常用來(lái)探究低頻噪聲的起源機(jī)制[33]，若SID/ID2與（gm/ID）2隨漏極電流ID呈線性變化，低頻1/f噪聲來(lái)源于載流子數(shù)漲落模型；反之，存在附加的遷移率漲落模型，采用式（6）進(jìn)一步探究了低頻噪聲的起源機(jī)制，室溫下測(cè)試器件的SID/ID2和（gm/ID）2的相關(guān)性如圖9所示。

式（6）中αsc為庫(kù)倫散射系數(shù)，μ為低場(chǎng)遷移率，Cox為等效氧化層電容密度，SVGfb為柵極平帶電壓噪聲。

從圖9（a）中可知，器件A在ID＞1×10-7A時(shí)，SID/ID2和(gm/ID)2變化趨勢(shì)基本平行，證實(shí)了載流子數(shù)漲落機(jī)制[33-34]，溝道中的自由載流子將被氧化物陷阱動(dòng)態(tài)地俘獲并釋放，從而引起界面氧化物電荷的變化；在ID＜1×10-7A時(shí)存在明顯偏差，說(shuō)明存在附加的遷移率漲落模型，在這種情況下，氧化物陷阱可通過(guò)調(diào)制庫(kù)倫散射機(jī)制影響遷移率[35]。從圖9（b）中可知，器件B也具有類(lèi)似的噪聲起源機(jī)制，在ID＞5×10-8A時(shí)，SID/ID2和(gm/ID)2趨勢(shì)基本平行，引起界面氧化物電荷的變化；ID＜5×10-8A時(shí)，存在明顯偏差。

圖9 室溫下測(cè)試器件的SID/ID2和(gm/ID)2的相關(guān)性

此外，采用低頻1/f噪聲還可以確定柵極氧化層中的缺陷密度，其原理如下。

根據(jù)低頻噪聲理論，柵極等效輸入柵極電壓噪聲SVG與VG之間的關(guān)系可以用式（7）所示[35]。

該噪聲與氧化物陷阱密度Dot成正比，見(jiàn)公式（8）[33-34]。

其中k為玻爾茲曼常數(shù)，T為熱力學(xué)溫度，q為電子電荷，αt為隧穿常數(shù)。從式（6）的斜率和截距得到庫(kù)倫散射系數(shù)和平帶噪聲，進(jìn)而求出氧化物陷阱密度Dot。通過(guò)式（7）可以得到器件平帶電壓下的柵極電壓噪聲SVGfb。圖10為SVG1/2和ID關(guān)系圖，曲線截距表示SVGfb，提取器件A與B的SVGfb分別為8.1×10-7V/rtHz和1.69×10-6V/rtHz。由于SVGfb和氧化物陷阱密度Dot成正比，器件B中的Dot大于器件A，表明器件B的遷移率小于器件A，這是由氧化層陷阱所致。

圖10 室溫下測(cè)試器件的SVG1/2和ID關(guān)系圖

4 結(jié)論

本文在室溫下對(duì)nMOSFET器件的電學(xué)性能和低頻噪聲進(jìn)行了測(cè)試，并對(duì)閾值電壓、柵極關(guān)態(tài)泄漏電流、亞閾擺幅、電流噪聲功率譜密度、低頻噪聲的起源以及柵極氧化物中的缺陷密度等進(jìn)行了系統(tǒng)的研究。通過(guò)分析低頻1/f噪聲的行為，研究了低頻噪聲的起源和缺陷類(lèi)型，建立了MOSFET器件質(zhì)量與可靠性的互補(bǔ)表征體系。結(jié)果表明，柵極結(jié)構(gòu)中插入5 nm Al2O3帽層能有效調(diào)制器件的閾值電壓，降低關(guān)態(tài)泄漏電流，并提高了輸出功率；但由于Al2O3層的引入，在柵極氧化物界面處引入了陷阱，增加了載流子的散射幾率，從而降低了溝道中的載流子遷移率。本文的研究結(jié)果為量子尺寸降低效應(yīng)引起的電子器件質(zhì)量與可靠性的表征提供了一種簡(jiǎn)單且有效的方法。