王一飛，宋樹祥，蔡超波，岑明燦，劉振宇

(廣西師范大學(xué) 電子工程學(xué)院， 廣西 桂林 541004)

0 引言

隨著集成電路制造技術(shù)的進(jìn)步，數(shù)字電路的工作頻率不斷提高，以數(shù)字開關(guān)為主要模塊的逐次逼近型模數(shù)轉(zhuǎn)換器(successive approximation register analog to digital converter，SAR ADC)成為研究熱點(diǎn)。關(guān)于改進(jìn)SAR ADC性能的技術(shù)不斷被提出。早在2010年，Liu等[1]提出了單調(diào)電容開關(guān)的方法來提高能量效率，通過采用N位DAC來實(shí)現(xiàn)N+1位ADC；但該方法會(huì)使得DAC輸出的共模電平不斷下降，比較器的動(dòng)態(tài)失調(diào)會(huì)嚴(yán)重影響ADC的性能，因此該方法不適合高精度應(yīng)用。2016年，倪亞波等[2]采用二進(jìn)制冗余補(bǔ)償法將額外的二進(jìn)制補(bǔ)償電容插入DAC電容陣列，來消除DAC不完全建立，比較器失調(diào)以及電容失配等對(duì)ADC性能的影響；但該補(bǔ)償電容不僅降低了ADC的線性度，而且總采樣電容值得增加使得ADC的動(dòng)態(tài)輸入范圍降低。2017年Huang等[3]提出了一款采樣率為1.2 GS/s分辨率為8位的采用無源殘差傳輸?shù)腟AR ADC。2019年，Xie等[4]基于壓控振蕩器設(shè)計(jì)了10-bit，5 MS/s的SAR ADC，實(shí)現(xiàn)了9.13-bit的有效位數(shù)。2020年，曲維越等[5]將頂板采樣技術(shù)引入二進(jìn)制縮放重組電容陣列，克服了比較器失調(diào)和參考電壓抖動(dòng)對(duì)ADC性能的影響，但使用的頂板采樣技術(shù)對(duì)DAC頂板處的寄生電容較為敏感。由此可見，比較器的失調(diào)、電路中的寄生參數(shù)等都在限制著SAR ADC性能的提高。

為了解決上述問題，本文完成了以下工作：第一，提出一種新型開關(guān)策略，與傳統(tǒng)開關(guān)策略相比，減少電容數(shù)量消耗，同時(shí)能量消耗降低，此外，設(shè)計(jì)一種底板采樣技術(shù)來消除DAC頂板處的寄生電容對(duì)ADC性能的影響；第二，使用電容重組的方法設(shè)計(jì)冗余電容陣列，不需要引入額外的補(bǔ)償電容，不僅使ADC具有良好的線性度和動(dòng)態(tài)輸入范圍，而且能夠消除DAC不完全建立，比較器失調(diào)以及電容失配對(duì)ADC性能的影響；第三，根據(jù)設(shè)計(jì)中的冗余電容陣列，提出由少量數(shù)字器件實(shí)現(xiàn)的數(shù)字糾錯(cuò)邏輯，在糾錯(cuò)過程中不會(huì)中斷ADC的正常工作。

1 SAR ADC電路設(shè)計(jì)

本文所設(shè)計(jì)的SAR ADC結(jié)構(gòu)如圖1所示。該結(jié)構(gòu)主要包括自舉采樣開關(guān)、電容DAC、數(shù)字電路和動(dòng)態(tài)鎖存比較器等模塊。ADC采用全差分結(jié)構(gòu)來實(shí)現(xiàn)，以減小電源噪聲、共模噪聲和襯底噪聲對(duì)電路性能的影響，而電容DAC和采樣保持電路則共用電容陣列，提高了硬件利用效率。此外，采用動(dòng)態(tài)鎖存結(jié)構(gòu)的比較器沒有靜態(tài)功耗，在時(shí)鐘電路的控制下工作，非常適合逐次逼近架構(gòu)的ADC。本設(shè)計(jì)通過采用新型開關(guān)策略，除了具有較高的能量效率外，還降低了DAC電容陣列一半的電容數(shù)量。此外，為了提高SAR ADC系統(tǒng)線性度，本設(shè)計(jì)采用自舉開關(guān)作為采樣開關(guān)。

圖1 SAR ADC結(jié)構(gòu)Fig.1 Schematic of SAR ADC structure

1.1 自舉采樣開關(guān)設(shè)計(jì)

在CMOS集成電路設(shè)計(jì)過程中，通常使用MOS管做采樣開關(guān)，由于NMOS管和PMOS管的導(dǎo)通電阻和晶體管的柵源電壓Vgs相關(guān)，所以不同的輸入電壓會(huì)導(dǎo)致晶體管的導(dǎo)通電阻不同，會(huì)給整個(gè)SAR ADC電路帶來顯著的非線性，影響ADC的性能。

圖2 自舉開關(guān)電路原理圖Fig.2 Schematic of bootstrapped switch

為解決上述問題，本文采用了線性度良好的自舉開關(guān)，自舉開關(guān)電路原理圖如圖2所示。CLK和CLK_b為反相信號(hào)，當(dāng)CLK為高電平，M4管導(dǎo)通，使電容C下極板電位Vb接地，M10管導(dǎo)通，使boost節(jié)點(diǎn)電位接地將M3管導(dǎo)通，電容上極板電位Va通過M3管接至VDD，M7處于截止區(qū)，因此這個(gè)階段實(shí)質(zhì)上是給電容C兩端加上壓差為VDD的電壓，對(duì)該電容充電。當(dāng)CLK為低電平時(shí)，M7導(dǎo)通，電容兩端儲(chǔ)存的電荷量使得M11管導(dǎo)通，故電位Vb和Vin相等，boost節(jié)點(diǎn)電位為Vin+VDD，因此在采樣階段采樣管M12的柵源電壓Vgs恒為VDD，和輸入電壓Vin無關(guān)。

1.2 傳統(tǒng)DAC電容開關(guān)切換策略

傳統(tǒng)N位SAR ADC結(jié)構(gòu)圖如圖3所示，圖3中，Vrefp為電源電壓，Vrefn為地電位，Vcm為共模電平。虛線內(nèi)為N位電容DAC，由N位二進(jìn)制電容陣列和開關(guān)電路組成，開關(guān)Su0、Sd0連接的電容為冗余位電容，其作用是提高電路精度，該電容只參與采樣過程，轉(zhuǎn)換過程中接固定電位，其中Su0連接的電容在轉(zhuǎn)換過程中底板接Vrefp。Sd0連接的電容在轉(zhuǎn)換過程中底板接Vrefn。規(guī)定和比較器連接的電容極板為電容頂板，另外一端為電容底板，Vip和Vin分別為正相端輸入信號(hào)和反相端輸入信號(hào)。采樣Vip的電容陣列為正電容陣列，采樣Vin的電容陣列為負(fù)電容陣列。傳統(tǒng)的逐次逼近模數(shù)轉(zhuǎn)換技術(shù)需要精確的器件匹配來實(shí)現(xiàn)高分辨率和線性度[6]。

圖3 傳統(tǒng)N位SAR ADC結(jié)構(gòu)圖Fig.3 Schematic of traditional N-bit SAR ADC structure

ADC的工作分采樣和量化2個(gè)階段。采樣階段，正負(fù)電容陣列頂板都接Vcm，正電容陣列底板接Vip，負(fù)電容陣列底板接Vin。采樣結(jié)束后，進(jìn)入轉(zhuǎn)換階段，傳統(tǒng)的切換策略是先置位，再比較，首先開始最高有效位(MSB)的預(yù)置位，即開關(guān)SuN接Vrefn，SuN～SuN-1接Vrefp，SdN接Vrefp，SdN～SdN-1接Vrefn。此時(shí)會(huì)在正負(fù)電容陣列頂板產(chǎn)生2個(gè)與輸入信號(hào)相關(guān)的電壓信號(hào)Vtop+和Vtop-。

如果Vtop+>Vtop-，即比較器輸出結(jié)果為“1”(數(shù)字高電位，即電源電壓)，則說明預(yù)置正確，MSB位對(duì)應(yīng)的開關(guān)狀態(tài)保持不變，進(jìn)行次高位的預(yù)置；如果Vtop+

按照以上邏輯，ADC會(huì)完成N個(gè)比較過程。傳統(tǒng)的DAC電容開關(guān)切換算法的缺點(diǎn)是電容面積大、動(dòng)態(tài)功耗較高、邏輯控制較復(fù)雜[7]。為了應(yīng)對(duì)這些缺點(diǎn)，本文采用了新型DAC電容開關(guān)切換策略。

1.3 新型DAC電容開關(guān)切換策略

DAC的功耗主要存在于DAC中電容的充放電過程，不同的DAC開關(guān)切換方式，對(duì)電容的充放電消耗的能量也有所不同[8]。減小DAC的能耗和面積的方法有拆分的電容陣列[9]和新型的電容開關(guān)時(shí)序[10-13]。為了降低SAR ADC的功耗，近年來陸續(xù)提出了拆分、單調(diào)[1]及MCS(merged capacitor switching)[14]等多種低功耗D/A網(wǎng)絡(luò)電容開關(guān)切換方式[15]。本電路中所采用的新型開關(guān)策略和傳統(tǒng)開關(guān)策略相比，在保持了底板采樣對(duì)寄生參數(shù)不敏感的優(yōu)勢(shì)下，進(jìn)一步提高了能量效率。如圖4所示，Vrefp、Vrefn和Vcm代表含義與前文描述保持一致。在采樣階段，電容陣列對(duì)輸入信號(hào)Vip和Vin進(jìn)行采樣。假設(shè)采樣時(shí)間滿足電容陣列建立時(shí)間的要求，設(shè)總電容值為Ctotal，則正負(fù)電容陣列儲(chǔ)存的電荷量Q+和Q-分別為

Q+=(Vcm-Vip)·Ctotal，

(1)

Q-=(Vcm-Vin)·Ctotal。

(2)

采樣結(jié)束后，ADC進(jìn)入保持階段，正負(fù)電容陣列的底板全部接Vcm，Vcm從電容陣列的頂板斷開，

圖4 新型開關(guān)策略Fig.4 New switching strategy

此時(shí)根據(jù)電荷守恒定理可得正負(fù)電容陣列頂板電位Vtop+和Vtop-分別為

Vtop+=2Vcm-Vip=Vrefp-Vip，

(3)

Vtop-=2Vcm-Vin=Vrefp-Vin。

(4)

接下來是轉(zhuǎn)換階段，如果Vtop+>Vtop-，即Vip-Vin<0。

此時(shí)最高位數(shù)字碼Bn=0，反之則為1。接著進(jìn)行次高位的轉(zhuǎn)換，正電容陣列最高權(quán)重電容N-1的底板接Vrefn，其余電容的底板接Vcm；負(fù)電容陣列最高權(quán)重電容N-1的底板接Vrefp，其余電容的底板接Vcm。此時(shí)電容陣列頂板的電位Vtop+1，Vtop-1分別為

(5)

(6)

這時(shí)次高位數(shù)字碼Bn-1=0，反之則為1。按照以上邏輯，ADC會(huì)完成N個(gè)比較過程。

新型開關(guān)策略和部分已知開關(guān)策略對(duì)比見表1。

表1 不同開關(guān)策略對(duì)比Tab.1 Comparison of different switching strategies

通過對(duì)比可以發(fā)現(xiàn)，新型開關(guān)策略在減少電容量的同時(shí)，具有較低的能量消耗，并且DAC輸出共模電平不變和對(duì)寄生參數(shù)不敏感的特性，使得其能滿足本設(shè)計(jì)高精度、低功耗的要求。

1.4 冗余電容陣列

對(duì)于一個(gè)N位的SARADC，需要M個(gè)比較周期(M>N)，將會(huì)產(chǎn)生2M個(gè)比較結(jié)果，這些結(jié)果需要映射到2N個(gè)數(shù)字碼上，因此該結(jié)構(gòu)會(huì)產(chǎn)生的數(shù)字碼冗余總量Redtotal為2M-2N。這些冗余量會(huì)分布在各個(gè)比較周期中。如果輸入的電壓信號(hào)位于特定比較周期的可糾錯(cuò)電壓范圍內(nèi)，則即使在該比較周期中比較器發(fā)生了誤判，在后續(xù)的比較周期中仍能夠糾正，使最終結(jié)果正確，SAR ADC的可糾錯(cuò)電壓范圍如圖5所示。

設(shè)Wi是第i個(gè)比較周期的權(quán)值，Qi為第i個(gè)比較周期的可糾錯(cuò)電壓范圍，Qi可以被表示為

(7)

圖5 SAR ADC的可糾錯(cuò)電壓范圍 Fig.5 Error correcting voltage range of SAR ADC

最后一個(gè)比較周期的可糾錯(cuò)電壓范圍為0。

當(dāng)M=5，N=4時(shí)，以實(shí)現(xiàn)權(quán)值為W1=4，W2=4，W3=4，W4=2，W5=1的ADC為例，該SAR ADC的可糾錯(cuò)電壓范圍如圖5所示。

由等式(7)可得：Q1=8；Q2=8；Q3=0；Q4=0；Q5=0。

由圖5可知，該電容陣列產(chǎn)生的數(shù)字碼冗余總量Redtotal為25-24=16。

這些冗余總量分布在1、2比較周期內(nèi)。

1.5 冗余電容陣列的糾錯(cuò)功能

對(duì)于一個(gè)N位M個(gè)轉(zhuǎn)換周期的冗余SAR ADC(M>N)，由于具有M個(gè)比較周期，因此會(huì)產(chǎn)生M個(gè)比較結(jié)果即原始碼即Ri(i=1，2，3，…，M)。

設(shè)在第k個(gè)周期，DAC產(chǎn)生的參考電壓為Vref(k)，Ci為第i位電容所占的權(quán)值，在新型開關(guān)策略下Vref(1)為2N-1·lsb，Vref(k)為

(8)

當(dāng)M=5，N=4，以實(shí)現(xiàn)權(quán)值W1=4，W2=4，W3=4，W4=2，W5=1的冗余SAR ADC為例，為驗(yàn)證冗余電容陣列的容錯(cuò)性，輸入為9.5l lsb(least significant bit)的模擬信號(hào)，不同的比較過程如圖6所示，圖6(a)為比較器的五次判斷全都正確的情況，得到的最終數(shù)字輸出為Dout=9。

圖6(b)為比較器在第一個(gè)比較周期內(nèi)發(fā)生了判斷錯(cuò)誤，在之后4次判斷正確的轉(zhuǎn)換過程，得到的最終數(shù)字輸出為Dout=9。

由于此時(shí)的輸入電壓信號(hào)在第一個(gè)比較周期的可糾錯(cuò)電壓范圍內(nèi)，因此第一個(gè)周期的比較錯(cuò)誤，可以在后續(xù)的比較過程中進(jìn)行糾錯(cuò)。利用冗余電容陣列此特性，可以對(duì)抗比較器由于失配或者噪聲而產(chǎn)生的誤判。

1.6 分段式冗余電容陣列設(shè)計(jì)

圖7 傳統(tǒng)二進(jìn)制電容陣列Fig.7 Traditional binary capacitor array

對(duì)于傳統(tǒng)的電容DAC開關(guān)策略，實(shí)現(xiàn)一個(gè)N位的SAR ADC需要N位的電容DAC，將新型開關(guān)策略引入之后，實(shí)現(xiàn)一個(gè)N位的SAR ADC只需要一個(gè)N-1位的電容DAC，大大降低了電容數(shù)量的消耗。在使用新型開關(guān)策略的情況下，實(shí)現(xiàn)一個(gè)14位SAR ADC需要的傳統(tǒng)二進(jìn)制電容陣列如圖7所示：

C1，C2…，C13構(gòu)成了7+6位電容DAC的電容陣列，C14為冗余位電容，只參與采樣，不參與轉(zhuǎn)換過程。電容陣列分為MSB段和LSB段，兩段通過橋接電容CB連接，13個(gè)單位電容的有效權(quán)重依次為：8 192:4 096:2 048:1 024:512:256:128:64:32:16:8:4:2:1。

將上述傳統(tǒng)的二進(jìn)制電容陣列進(jìn)行拆分得到本設(shè)計(jì)的冗余電容陣列，電容陳列拆分、插入過程如圖8所示，MSB段的最高有效權(quán)重Wmsb=8 192，LSB段的最高有效權(quán)重Wlsb=64。將Wmsb拆分成三部分權(quán)重插入MSB段電容陣列，拆分、插入過程如圖8(a)所示；將Wlsb也拆分成三部分權(quán)重插入LSB段電容陣列，拆分插入過程如圖8(b)所示。

圖8 電容陣列拆分、插入過程Fig.8 Process of splitting and inserting capacitor array

經(jīng)過上述過程后，得到本文設(shè)計(jì)的分段冗余電容陣列如圖9所示。圖中C1，C2…，C18的電容值的比值為56∶32∶16∶8∶6∶4∶2∶1∶28∶16∶8∶4∶3∶2∶1∶1∶1。其中橋接電容CB的值和C9、C16、C17、C18相等。

圖9 分段冗余電容陣列Fig.9 Segmented redundant capacitor array

數(shù)字輸出Dout可以表示為

Dout=B1×(213-210)+B2×212+B3×211+B4×210+B5×(29+28)+B6×29+B7×28+
B8×28+B9×27+B10×(26-23)+B11×25+B12×24+B13×23+B14×(22+2)+
B15×22+B16×2+B17×2+B18。

(9)

最終的數(shù)字輸出碼邏輯表達(dá)式如圖10所示。

圖10 數(shù)字輸出碼邏輯表達(dá)式Fig.10 Logic expression of digital output code

1.7 動(dòng)態(tài)鎖存比較器

比較器作為模數(shù)轉(zhuǎn)換電路關(guān)鍵模塊之一，其速度、精度、功耗等性能決定了ADC電路的整體性能[16]。本設(shè)計(jì)中使用的比較器電路原理如圖11所示。由圖11可見，在時(shí)鐘信號(hào)的控制下工作，與SAR ADC的工作方式非常契合。比較器工作分復(fù)位階段和再生階段。在復(fù)位階段，CLK為低電平，CLK_b為高電平，M5、M8管導(dǎo)通，正相輸出端Vout+和反相輸出端Vout-的電位復(fù)位到地，節(jié)點(diǎn)電位op、on被充電至VDD。在再生階段，CLK為高電平，CLK_b為低電平，M13管導(dǎo)通，節(jié)點(diǎn)電位op、on開始從VDD電位放電，由于輸入信號(hào)Vin+和Vin-的不同導(dǎo)致op、on節(jié)點(diǎn)的電位下降速度不同。假設(shè)Vin+電位高于Vin-，則op節(jié)點(diǎn)電位下降速度較快，M3管先導(dǎo)通，Vout+節(jié)點(diǎn)會(huì)首先被VDD充電，接下來on節(jié)點(diǎn)下降到M4管導(dǎo)通，M1，M2，M6，M7構(gòu)成正反饋，會(huì)迅速將節(jié)點(diǎn)Vout+電位拉至到VDD、Vout-節(jié)點(diǎn)電位拉至GND。

圖11 比較器電路原理Fig.11 Schematic of comparator

2 版圖設(shè)計(jì)與仿真

2.1 版圖設(shè)計(jì)

本設(shè)計(jì)的版圖主要依據(jù)中心對(duì)稱的原則進(jìn)行布局布線，電路版圖如圖12所示，數(shù)字電路部分和模擬電路部分進(jìn)行了嚴(yán)格的隔離，避免了數(shù)字信號(hào)的跳變對(duì)模擬部分電路的干擾。電容陣列在比較器正負(fù)輸入端對(duì)稱排列，保證正負(fù)輸入端的阻抗相等，電容陣列周圍使用了dummy電容，避免芯片中的噪聲對(duì)電容陣列中的關(guān)鍵信號(hào)造成影響。最終得到的版圖面積為421 μm×271 μm。

圖12 電路版圖Fig.12 Layout of circuit

2.2 后仿驗(yàn)證

在室溫(27 ℃)條件下，當(dāng)ADC工作在采樣頻率為1 MHz時(shí)，輸入頻率為0.301 MHz的滿輸入范圍正弦波，對(duì)本設(shè)計(jì)進(jìn)行動(dòng)態(tài)參數(shù)仿真，取1 024個(gè)點(diǎn)進(jìn)行快速傅里葉變換，計(jì)算ADC的頻譜參數(shù)，以此分析出各個(gè)動(dòng)態(tài)參數(shù)，通過后仿數(shù)據(jù)得到的頻譜圖(最差工藝角下)如圖13所示，各項(xiàng)參數(shù)已在頻譜圖上標(biāo)出。在TT(Typical)、FF(Fast)、SS(Slow)工藝角下后仿具體參數(shù)見表2，fs為ADC采樣頻率，fin為輸入模擬信號(hào)的頻率。

圖13 頻譜圖Fig.13 Spectrum

表2 不同工藝角下后仿結(jié)果Tab.2 Post simulation results under different process angles

表3列出了部分已知文獻(xiàn)和本設(shè)計(jì)性能對(duì)比，通過對(duì)比可以看出本設(shè)計(jì)具有高精度和低功耗的優(yōu)勢(shì)。

表3 性能對(duì)比Tab.3 Performance comparison

3 結(jié)語

本設(shè)計(jì)在110 nm CMOS工藝下，采用電荷重分配型SAR ADC架構(gòu)，為了提高ADC的精度，采用冗余電容陣列結(jié)構(gòu)，增加了電路容錯(cuò)性的同時(shí)減輕了SAR ADC精度對(duì)內(nèi)置DAC建立精度的要求。本設(shè)計(jì)所采用的新型開關(guān)策略，和傳統(tǒng)開關(guān)策略相比，不僅降低了能量和一半的電容數(shù)量消耗，而且對(duì)寄生參數(shù)不敏感，DAC輸出共模電平不變，滿足了高精度、低功耗的設(shè)計(jì)要求。通過使用Cadence模擬開發(fā)套件在不同工藝角下進(jìn)行后仿，驗(yàn)證了本設(shè)計(jì)的可行性。