李曉蓉，吳建東，高國平

（中科芯集成電路有限公司，江蘇無錫 214072）

1 引言

靜電放電（ESD）脈沖對芯片放電會產(chǎn)生瞬間大電流及高電壓。瞬間大電流會使器件內(nèi)部產(chǎn)生極大熱量而無法及時散出，造成金屬熔斷、PN 結(jié)熱損毀等，導(dǎo)致器件開路或短路；瞬間高電壓會引起絕緣層擊穿，漏電增加，導(dǎo)致功能失效或電參數(shù)超差[1-2]。芯片通過內(nèi)部集成ESD 保護(hù)器件，在ESD 脈沖產(chǎn)生時依靠ESD 保護(hù)器件泄放瞬態(tài)大電流，從而避免芯片內(nèi)部常規(guī)器件受到大電流或高電壓的損傷[3-4]。

在空間輻射環(huán)境中，CMOS 集成電路中固有的寄生可控硅（SCR）結(jié)構(gòu)易受空間粒子轟擊觸發(fā)單粒子閂鎖效應(yīng)（SEL）[5]，該效應(yīng)在電源與地之間形成不斷增大的電流，致使器件失去功能甚至被燒壞，因此必須對抗輻射芯片進(jìn)行SEL 加固設(shè)計。針對SEL 的加固方法有多種[6-7]，其中采用3 μm 左右薄外延可基于已有非抗輻射電路，在不對版圖進(jìn)行更改的基礎(chǔ)上即可滿足SEL 性能要求，避免了常規(guī)的版圖加固設(shè)計，能有效降低版圖設(shè)計難度、減小抗輻射芯片面積并提升芯片性能，具備良好的應(yīng)用場景。

本文對代工廠提供的柵極接地MOS（GGMOS）結(jié)構(gòu)的ESD 性能進(jìn)行評價及分析，開發(fā)了新的ESD 結(jié)構(gòu)并優(yōu)化了ESD 保護(hù)網(wǎng)絡(luò)。

2 GGMOS 結(jié)構(gòu)在薄外延下的性能分析

代工廠提供的全芯片GGMOS 防護(hù)結(jié)構(gòu)中NMOS 的柵端、源端及體接觸均接地。圖1（a）為GGMOS 等效截面圖，圖1（b）為傳輸線脈沖（TLP）I-V曲線示意圖。電路正常工作時，壓焊塊（PAD）處于常規(guī)工作電壓，GGMOS 關(guān)斷。當(dāng)PAD 受到ESD 應(yīng)力時，對應(yīng)的GGMOS 漏端電壓升高，造成漏端對襯底的PN 結(jié)反向擊穿，擊穿后產(chǎn)生的電流少部分形成寄生NPN 管的基極電流，多數(shù)形成襯底電流，通過寄生電阻RPwell流向體接觸形成寄生NPN 管的基極電勢，當(dāng)該電勢達(dá)到0.7 V 左右時，寄生三極管導(dǎo)通，此時GGMOS 的漏端電壓對應(yīng)于圖1（b）的觸發(fā)電壓Vt1，基于寄生NPN 管的電流放大效應(yīng)，基極電流提供自偏置，此時不需要寄生NPN 管維持擊穿狀態(tài)來提供基極電流，漏極電位返回到相對較小的保持電壓，GGMOS發(fā)生回滯現(xiàn)象，對應(yīng)的保持電壓為圖1（b）的Vh，隨著寄生NPN 管放電電流的增加，集電極與發(fā)射極間電壓不斷增加導(dǎo)致自熱效應(yīng)增強(qiáng)，最終發(fā)生熱擊穿，熱擊穿電壓對應(yīng)于圖1（b）的Vt2，It2為失效電流，It2值體現(xiàn)GGMOS 結(jié)構(gòu)的穩(wěn)健性。

圖1 GGMOS 等效截面及TLP I-V 曲線

薄外延下使用GGMOS ESD 結(jié)構(gòu)，經(jīng)過ESD 摸底測試，電壓只能達(dá)到500 V，性能明顯減弱。對薄外延下GGMOS 結(jié)構(gòu)進(jìn)行TLP 分析，TLP 結(jié)果如圖2（a）所示，代工廠提供的非外延片GGMOS TLP 結(jié)果如圖2（b）所示，根據(jù)TLP 曲線對比，薄外延后的Vt1較非外延由8.2 V 左右增加至9.5 V 以上，且對應(yīng)的It2由3.0 A 降低至0.35 A 左右，薄外延后GGMOS 結(jié)構(gòu)電流泄放能力只有非外延GGMOS 結(jié)構(gòu)的近1/10，同時0.35 A 的失效電流與500 V 摸底測試結(jié)果也基本符合。依據(jù)GGMOS 結(jié)構(gòu)工作機(jī)理，電流需經(jīng)襯底電阻形成寄生NPN 管基極電勢，由于薄外延大大降低了襯底電阻，需要更大的襯底電流才能打開寄生三極管。增加襯底電流只能通過提升GGMOS 漏端對襯底的PN 結(jié)反向擊穿電壓實(shí)現(xiàn)，即GGMOS 漏端需要更大的Vt1，GGMOS 的Vt1升高后導(dǎo)致GGMOS 內(nèi)部叉指結(jié)構(gòu)無法均勻打開，局部叉指的寄生NPN 管打開后迅速熱擊穿，It2值明顯降低。

圖2 薄外延及非外延GGMOS TLP 曲線

3 電源鉗位ESD 結(jié)構(gòu)設(shè)計與仿真

由于GGMOS 的寄生NPN 管在薄外延條件下難以滿足ESD 性能要求，本文采用了電源鉗位ESD 結(jié)構(gòu)，該結(jié)構(gòu)依靠MOS 器件溝道導(dǎo)通狀態(tài)，采用較大的器件尺寸減小溝道導(dǎo)通電阻以獲得良好的ESD 防護(hù)能力。電源鉗位ESD 結(jié)構(gòu)如圖3 所示，該電路主要由電阻R 及NMOS 構(gòu)成的電容C 組成RC 耦合網(wǎng)絡(luò)，該耦合網(wǎng)絡(luò)及下一級P1 和N1 構(gòu)成的反相器用于確定大驅(qū)動管N2 在ESD 應(yīng)力下的打開時間，人體放電模型（HBM）ESD 持續(xù)時間為100~150 ns[8]，電源上電通常在毫秒級，RC 延時通常設(shè)計為1 μs 左右。當(dāng)VDD正常上電時，RC 延時遠(yuǎn)小于電源上電時間，反相器的輸入結(jié)點(diǎn)可以被正常充電至VDD，反相器輸出為VSS，大驅(qū)動管N2 處于截止?fàn)顟B(tài)。當(dāng)正向ESD 應(yīng)力出現(xiàn)在VDD上時，RC 延時明顯大于ESD 脈沖的上升時間，電容C 通過電阻R 的充電速度變慢，反相器的輸入電平增加，速度慢于VDD的上升速度，此時輸入變?yōu)榈碗娖?，反相器的輸出為高電平，在VDD與VSS之間形成低阻泄放通路，ESD 脈沖完成對電容C 充電后，反相器輸入電平與VDD一致，此時大驅(qū)動管N2關(guān)閉，電路恢復(fù)正常工作狀態(tài)。按照合理的RC 延時及較小的鉗位電壓設(shè)定設(shè)計各器件的具體尺寸，最終電源鉗位的實(shí)際版圖結(jié)構(gòu)如圖4 所示，圖中標(biāo)注了與圖3 對應(yīng)的各器件的具體位置。

圖3 電源鉗位ESD 結(jié)構(gòu)

圖4 電源鉗位的實(shí)際版圖結(jié)構(gòu)

為保證電源鉗位結(jié)構(gòu)具有良好的ESD 性能，同時對電路正常工作狀態(tài)不產(chǎn)生影響，分別對圖4 所示結(jié)構(gòu)的ESD 性能、上電過程是否產(chǎn)生大電流、電源噪聲下是否存在誤開啟進(jìn)行仿真確認(rèn)。

3.1 ESD 性能仿真

HBM 等效仿真模型如圖5 所示[9]，該模型由100 pF 人體等效電容、1.5 kΩ 人體等效電阻、1.5 pF 等效寄生電容及7.5μH 等效寄生電感、電源鉗位電路DUT組成。將ESD 電平分別設(shè)置為2 kV、3 kV、4 kV 進(jìn)行仿真，仿真結(jié)果如圖6 所示，對應(yīng)的電源鉗位結(jié)構(gòu)大驅(qū)動管N2 的柵端峰值電壓Vpeak分別為3.72 V、4.94 V、6.02 V，對應(yīng)的開啟時間均為750 ns 左右。峰值電壓較3.3 V NMOS 管的柵端擊穿電壓仍有余量，大驅(qū)動管N2 開啟時間也與設(shè)計預(yù)期值相符，電源鉗位結(jié)構(gòu)在HBM 等效仿真模型下具備良好的ESD 仿真性能。

圖5 HBM 等效仿真模型

圖6 ESD 性能仿真結(jié)果

3.2 電源鉗位結(jié)構(gòu)對電路性能的影響

為確認(rèn)電路上電過程電源鉗位結(jié)構(gòu)是否會產(chǎn)生大的導(dǎo)通電流，將上電時間分別設(shè)置為10 μs、100 μs、500 μs 及1 ms，仿真結(jié)果如圖7 所示，上電時間為10 μs 時電源到地的瞬間峰值電流Ipeak為1.2 mA，上電時間超過100 μs 后電源到地的瞬間峰值電流為納安級，因此電源鉗位結(jié)構(gòu)不會對上電電流產(chǎn)生影響。

圖7 上電過程中電流仿真結(jié)果

為確認(rèn)電源噪聲環(huán)境下電源鉗位結(jié)構(gòu)是否會誤開啟，仿真時給3.3 V 電源添加頻率為100 MHz、正負(fù)擺幅分別為0.5 V、1.0 V、1.5 V 的正弦波噪聲，對電源鉗位大驅(qū)動管N2 的柵端電壓的影響如圖8 所示，即使電源出現(xiàn)±1.5 V 的噪聲，大驅(qū)動管N2 的柵端電壓峰值僅為132 mV，不會發(fā)生誤開啟的現(xiàn)象。

圖8 電源噪聲下大驅(qū)動管柵端電壓仿真結(jié)果

4 ESD 防護(hù)網(wǎng)絡(luò)設(shè)計與實(shí)測結(jié)果

全芯片ESD 防護(hù)網(wǎng)絡(luò)如圖9 所示，薄外延材料下寄生雙極管難以打開，因此IO 端用于ESD 保護(hù)的PMOS 及NMOS 在此網(wǎng)絡(luò)下只作為P+/Nwell、Pwell/N+等效二極管使用。PD、ND 分別為IO 對VDD的正負(fù)電壓放電通路，PD 模式下泄放電流經(jīng)IO 通過P+/Nwell等效二極管至VDD，ND 模式下泄放電流經(jīng)VDD通過電源鉗位及Pwell/N+等效二極管至IO；PS、NS 分別為IO 對VSS的正負(fù)電壓放電通路，PS 模式下泄放電流經(jīng)IO 通過P+/Nwell等效二極管及電源鉗位至VSS，NS 模式下泄放電流經(jīng)VSS通過Pwell/N+等效二極管至IO；PESD、NESD分別為VDD對VSS的正負(fù)電壓放電通路，正向模式PESD下泄放電流經(jīng)VDD通過電源鉗位結(jié)構(gòu)至VSS，負(fù)向模式NESD下泄放電流經(jīng)VSS通過電源鉗位結(jié)構(gòu)的Pwell/N+等效二極管至VDD；IO 對IO的放電路徑類似，均通過P+/Nwell、Pwell/N+兩個等效二極管及電源鉗位泄放電流。

圖9 全芯片ESD 防護(hù)網(wǎng)絡(luò)

根據(jù)對全芯片ESD 防護(hù)網(wǎng)絡(luò)的分析，ESD 通路除了PD、NS、NESD3 個模式下通過單個等效二極管直接放電外，其他模式放電通路均需通過電源鉗位及等效二極管，實(shí)際泄放通路較非外延下GGMOS 結(jié)構(gòu)泄放通路更長，0.13 μm 及之前的CMOS 工藝ESD 泄放路徑等效電阻要求在3 Ω 以內(nèi)[10]，本研究中ESD 泄放路徑按照等效電阻不大于1.5 Ω 設(shè)計，同時在相鄰端口間距滿足尺寸要求的前提下，將電源鉗位結(jié)構(gòu)作為Filler 單元進(jìn)行填充，以進(jìn)一步降低ESD 泄放路徑等效電阻。對3 只流片后的電路進(jìn)行HBM ESD 摸底，測試結(jié)果如表1 所示，電路ESD 性能達(dá)到4 kV。根據(jù)GGMOS 結(jié)構(gòu)及電源鉗位結(jié)構(gòu)的ESD 實(shí)測結(jié)果對比，采用電源鉗位ESD 結(jié)構(gòu)可有效提升電路在薄外延下的ESD 性能。

5 結(jié)論

本研究在采用薄外延片材料增強(qiáng)電路抗SEL 能力的條件下，使用GGMOS ESD 結(jié)構(gòu)發(fā)現(xiàn)內(nèi)部叉指結(jié)構(gòu)的寄生三極管觸發(fā)不均勻，ESD 性能衰減嚴(yán)重，采用電源鉗位ESD 結(jié)構(gòu)有效抑制了薄外延材料對ESD性能的影響，基于電源鉗位結(jié)構(gòu)優(yōu)化了ESD 防護(hù)網(wǎng)絡(luò)設(shè)計，仿真及實(shí)測結(jié)果表明，電路ESD 性能滿足4 kV設(shè)計要求。