任勇峰，楊舒天，劉東海

（中北大學(xué) 電子測(cè)試技術(shù)國(guó)家重點(diǎn)實(shí)驗(yàn)室，山西 太原 030051）

0 引 言

數(shù)據(jù)采編器與存儲(chǔ)器的研制有效節(jié)約了飛行器的研制時(shí)間與成本，在航空航天領(lǐng)域內(nèi)應(yīng)用廣泛。數(shù)據(jù)采編器與存儲(chǔ)器主要用于采集各類(lèi)飛行試驗(yàn)的關(guān)鍵數(shù)據(jù)進(jìn)行存儲(chǔ)，并且對(duì)采集到的存儲(chǔ)數(shù)據(jù)進(jìn)行分析，由此來(lái)判斷飛行器的工作狀態(tài)，從而更好地優(yōu)化改進(jìn)飛行器。在某些特殊環(huán)境中，如高壓高溫、低溫、飛行器發(fā)射陣地檢查階段，為了測(cè)試人員的安全，通常無(wú)法近距離完成測(cè)試工作時(shí)，只能通過(guò)遠(yuǎn)距離長(zhǎng)線(xiàn)傳輸。常見(jiàn)的傳輸總線(xiàn)有異步的RS 422、RS 485、CAN 總線(xiàn)。電纜周?chē)墓ぷ鳝h(huán)境惡劣并且電連接器較多，會(huì)產(chǎn)生大量的電磁干擾信號(hào)，故要求信號(hào)傳輸速度快，但傳統(tǒng)的RS 422、RS 485 串行總線(xiàn)與通常應(yīng)用在汽車(chē)領(lǐng)域的CAN 總線(xiàn)最大傳輸速率在1 Mb/s 左右，已經(jīng)不滿(mǎn)足設(shè)計(jì)要求。本文設(shè)計(jì)采用LVDS 通信方式來(lái)解決該問(wèn)題。

LVDS 本身傳輸距離較短，不能有效地進(jìn)行遠(yuǎn)距離傳輸，所以在本文設(shè)計(jì)中，硬件部分加入了發(fā)送驅(qū)動(dòng)器和接收均衡器來(lái)增強(qiáng)遠(yuǎn)距離傳輸?shù)男盘?hào)強(qiáng)度，軟件邏輯設(shè)計(jì)中提出了一種8B/10B 的糾錯(cuò)機(jī)制。LVDS 信號(hào)的傳輸可靠性得到了明顯提高，最終可以實(shí)現(xiàn)在長(zhǎng)度100 m的LVDS 專(zhuān)用屏蔽雙絞電纜的無(wú)誤碼率傳輸。

1 系統(tǒng)總體方案設(shè)計(jì)

系統(tǒng)由上位機(jī)、地面測(cè)試裝置、數(shù)據(jù)記錄裝置3 部分組成，總體方案如圖1 所示。數(shù)據(jù)記錄裝置由采集模塊和存儲(chǔ)模塊構(gòu)成，主要用來(lái)采集待測(cè)信號(hào)的數(shù)據(jù)并進(jìn)行存儲(chǔ)，同時(shí)作為遠(yuǎn)距離傳輸鏈路的發(fā)送方，對(duì)地面綜合測(cè)控臺(tái)和上位機(jī)軟件的數(shù)據(jù)進(jìn)行狀態(tài)、各接口數(shù)據(jù)以及指令的相互交互；地面測(cè)試裝置主要用于傳輸數(shù)據(jù)和轉(zhuǎn)發(fā)上位機(jī)給數(shù)據(jù)記錄裝置的指令；上位機(jī)用來(lái)控制各種指令的發(fā)送和回收待測(cè)信號(hào)的數(shù)據(jù)并進(jìn)行處理。

圖1 系統(tǒng)總體設(shè)計(jì)框圖

2 硬件電路設(shè)計(jì)

2.1 LVDS 接收端設(shè)計(jì)

LVDS 接收端的芯片分別由TEXAS INSTRUMENTS公司的 LVDS 解串器 SN65LV1224B 與緩沖器DS10BR150TSD 以及ANALOG DEVIVES 公司的隔離ADN4651 三種集成電路和其旁路電阻電容組成。解串器SN65LV1224B 主要用于時(shí)鐘在10～66 MHz 的速度下，通過(guò)差分背板或非屏蔽雙絞線(xiàn)傳輸數(shù)據(jù)，并將串行數(shù)據(jù)轉(zhuǎn)化為10 位并行TTL 信號(hào)和一路時(shí)鐘信號(hào)數(shù)據(jù)，經(jīng)過(guò)FPGA 和測(cè)控臺(tái)傳輸至上位機(jī)進(jìn)行數(shù)據(jù)處理；DS10BR150TSD 具有低抖動(dòng)、抗干擾、低功耗的優(yōu)點(diǎn)，是高速信號(hào)傳輸優(yōu)化的單通道1.0 Gb/s 的LVDS 緩沖器，可以降低設(shè)備輸入和輸出的信號(hào)衰減，平衡傳輸電纜的高速傳輸信號(hào)，為信號(hào)的遠(yuǎn)距離傳輸提供解決辦法；ADN4651 隔離器具有5 kV RMS 隔 離 和600 Mb/s 雙TX 和RX 通道，抖動(dòng)性很低且具有良好的性能，能夠很好地實(shí)現(xiàn)LVDS 信號(hào)的隔離。

圖2 所示為本文設(shè)計(jì)的LVDS 接收端電路圖。上拉電阻和下拉電阻可以起到穩(wěn)定輸出電位的作用，通常在長(zhǎng)線(xiàn)傳輸過(guò)程中電阻不匹配會(huì)導(dǎo)致反射波干擾，所以加上上下拉電阻可以有效抑制反射波，還可以保證差分輸入端在沒(méi)有驅(qū)動(dòng)的條件下處于斷路，使SN65LV1224 可以維持在邏輯“1”的狀態(tài)。

圖2 電路圖中，當(dāng)PWRND 端不需要數(shù)據(jù)傳輸時(shí)，將其置于低電平鎖相環(huán)停止輸出進(jìn)入高阻抗?fàn)顟B(tài)并進(jìn)入下電狀態(tài)；為上拉電阻，其作用為將PWRND 引腳抬高，退出下電狀態(tài)；RCLK 為電平的輸出恢復(fù)時(shí)鐘，在工作時(shí)將SN65LV1224B 設(shè)置為在RCLK 上升沿選通數(shù)據(jù)。

圖2 LVDS 接收端電路圖

由于使用電纜以及接插件LVDS 信號(hào)通過(guò)時(shí)會(huì)有一定程度的衰減，所以在接收端加入緩沖器DS10BR150TSD 來(lái)補(bǔ)償接收端信號(hào)衰減；之后由ADN4651 進(jìn)行電流隔離，增強(qiáng)高速工作性能，實(shí)現(xiàn)LVDS 信號(hào)鏈的直接隔離；最終由SN65LV1224B 將串行數(shù)據(jù)轉(zhuǎn)化為10 位并行數(shù)據(jù)傳送至FPGA 進(jìn)行處理。圖3 為DS10BR150TSD 輸入與輸出端的波形對(duì)比圖，由圖可以看出，信號(hào)在被接收端能夠可靠接收，并且在接收端DS10BR150 具有強(qiáng)大的補(bǔ)償信號(hào)衰減的能力和恢復(fù)能力。

圖3 DS10BR150TSD 輸入與輸出端的波形對(duì)比

2.2 LVDS 發(fā)送端設(shè)計(jì)

LVDS 發(fā)送端也采用3 款芯片，分別為L(zhǎng)VDS 串化器SN65LV1023A、電纜驅(qū)動(dòng)器CLC001AJE 以及靜電保護(hù)芯片SMDA03LC。

串化器SN65LV1023A 可以將TTL 信號(hào)與時(shí)鐘信號(hào)轉(zhuǎn)化為一對(duì)LVDS 串行信號(hào)，其工作頻率為10～66 MHz，傳輸速率為100～792 Mb/s。

CLC001AJE 是LVDS 的電纜驅(qū)動(dòng)器，其最大傳輸速率為622 Mb/s，輸出電壓800 mVpp～1.0 Vpp，輸出級(jí)比其他器件消耗更少的功率，所以CLC001AJE 是高速長(zhǎng)距離傳輸?shù)睦硐朐骷?廣泛應(yīng)用于各種傳輸場(chǎng)合；

防靜電芯片SMDA03LC 用于保護(hù)接口電路，使電路避免靜電放電的危害。

圖4 為L(zhǎng)VDS 發(fā)送端電路圖。

圖4 LVDS 發(fā)送端電路圖

CLC001AJE 通過(guò)配置外圍電阻，以及可以實(shí)現(xiàn)直流耦合的電容，將SN65LV1023A 輸出的低壓差分信號(hào)從876 mV 提升至2.83 V，有效地增強(qiáng)了驅(qū)動(dòng)能力。圖5 為CLC001AJE 輸入端與輸出端電壓波形對(duì)比圖。

圖5 CLC001AJE 輸入端與輸出端電壓波形對(duì)比

3 軟件邏輯設(shè)計(jì)

3.1 8B/10B 編碼

在高速串行通信中，要達(dá)到理想的誤碼率，關(guān)鍵在于串行數(shù)據(jù)的編碼方法。在數(shù)據(jù)傳輸過(guò)程中會(huì)出現(xiàn)連續(xù)的邏輯“1”和邏輯“0”，而且通常情況下“1”和“0”分布不均勻，這就會(huì)導(dǎo)致功率密度中高分量大和電壓位階段關(guān)系造成信號(hào)出錯(cuò)。本文提出的8B/10B 編碼方式可以有效解決相關(guān)問(wèn)題，從而實(shí)現(xiàn)發(fā)送的“0”和“1”的數(shù)量平衡。8B/10B 是把8 位代碼組合編寫(xiě)為10 位代碼，在編碼中有256 個(gè)數(shù)據(jù)字符編碼，記作Dx.y，12 個(gè)控制編碼記作Kx.y。在數(shù)據(jù)進(jìn)行編碼的過(guò)程中，通常把8 bit數(shù)據(jù)分為3 位有效數(shù)據(jù)和5 位有效數(shù)據(jù)，5 個(gè)最低位記作x，3 個(gè)最高位記作y。代碼的有效位按照高有效位到低有效位依次記作H，G，F(xiàn)，E，D，C，B，A。最高3 位有效數(shù)據(jù)在進(jìn)行組合成為4 bit，記作f，g，h，j，5 位有效數(shù)據(jù)進(jìn)行組合成為6 bit 數(shù)據(jù)記作a，b，c，d，e，i，最后3 bit與6 bit數(shù)據(jù)進(jìn)行整合形成新的10 bit編碼。

圖6 為8B/10B 編碼原理圖。8B/10B 編碼可以將數(shù)據(jù)分成兩組，對(duì)于4B/6B 數(shù)據(jù)而言，如果各個(gè)分組中的數(shù)據(jù)位“0”和“1”的數(shù)量相同，就稱(chēng)這種情況為完美平衡碼。8B/10B 編碼中最大運(yùn)行長(zhǎng)度為5 bit，不平衡度不可能為±1，至少有2 位不相同，這時(shí)引入極性差RD 來(lái)表示不平衡度，用2 個(gè)10 bit字符表示一位8 bit字符，在編碼中“0”和“1”多2 個(gè)時(shí)記為RD+，反之記為RD_。當(dāng)10B 中“0”和“1”的數(shù)量相同時(shí)極性差為0，為完美平衡碼。

圖6 8B/10B 編碼原理圖

整個(gè)編碼部分是由3B/4B 編碼模塊、5B/6B 編碼模塊、RD 控制模塊三大部分組成。進(jìn)行編碼的時(shí)候，3B/4B 編碼始終在5B/6B 編碼之后，發(fā)送或接受初始化的RD 值用于目前5B/6B 編碼，用于3B/4B 的編碼為5B/6B所生成的RD 值，但是整個(gè)字節(jié)所生成的RD 值是由3B/4B 編碼形成的。在RD 控制模塊中，RD 的值通常為剛上電的初始值，6B 的編碼主要根據(jù)RD 的極性來(lái)選擇，然后決定次態(tài)RD；通過(guò)5B/6B 編碼所產(chǎn)生的RD 極性來(lái)判斷對(duì)應(yīng)的4B 編碼后生成次態(tài)RD，下一個(gè)10B 的初始編碼為上一個(gè)RD 的值。最后把得到的4 位數(shù)據(jù)與6 位數(shù)據(jù)進(jìn)行重組，輸出10B 數(shù)據(jù)。圖7 為8B/10B 的整體實(shí)現(xiàn)流程。

圖7 8B/10B 整體實(shí)現(xiàn)流程

3.2 8B/10B 解碼

8B/10B 解碼和其他解碼方式相比較為簡(jiǎn)單，首先將10 位數(shù)據(jù)分解為6 位和4 位，然后才采用6B/5B 和4B/3B 來(lái)進(jìn)行解碼，再通過(guò)外部時(shí)鐘控制來(lái)恢復(fù)時(shí)鐘信號(hào)，將解碼的5B 與3B 數(shù)據(jù)進(jìn)行結(jié)合，輸出8B 數(shù)據(jù)。圖8 為8B/10B 仿真圖。從圖8 可知，LVDSdata 為初始8 位遞增數(shù)據(jù)，enco_data 為10B 數(shù)據(jù)符合8B/10B 的編碼規(guī)范，數(shù)據(jù)輸出端dec_dout 為輸出的8B 數(shù)據(jù)。從圖中可以看出，輸出端輸出的數(shù)據(jù)可以完全恢復(fù)為編碼前的原始數(shù)據(jù)，從而驗(yàn)證了解碼的正確性。

圖8 8B/10B 仿真圖

4 可靠性分析

為了驗(yàn)證試驗(yàn)的可靠性，搭建平臺(tái)，通過(guò)上位機(jī)反饋的數(shù)據(jù)驗(yàn)證本次試驗(yàn)是否成功。平臺(tái)由LVDS 測(cè)試電纜、地面測(cè)控臺(tái)、數(shù)據(jù)采編器、液晶顯示器組成，在特定的高低溫環(huán)境下進(jìn)行大量試驗(yàn)，來(lái)驗(yàn)證此次設(shè)計(jì)的可靠性。圖9 為上位機(jī)接收原始數(shù)據(jù)，其中09～00 和F9～F2 為自減數(shù)，000F9FEA～000F9FF9 為幀計(jì)數(shù)，EB90為幀尾。可以看出，幀計(jì)數(shù)完整，沒(méi)有產(chǎn)生丟數(shù)或者誤碼情況。

圖9 上位機(jī)接收原始數(shù)據(jù)圖

通過(guò)對(duì)程序的修改，使傳輸碼率按照表1進(jìn)行變換，并對(duì)每一種速率進(jìn)行測(cè)試，每次回收量不超過(guò)5 GB，進(jìn)行25 次循環(huán)測(cè)試，對(duì)采集回來(lái)的數(shù)據(jù)進(jìn)行誤碼分析。由表中數(shù)據(jù)可知，在傳輸速率低于200 Mb/s 時(shí)，平均誤碼率較低；但超過(guò)200 Mb/s 時(shí)，LVDS 鏈路已經(jīng)開(kāi)始頻繁出錯(cuò)。增加了線(xiàn)上8B/10B 編碼后，極大地降低了傳輸?shù)恼`碼率，提高了可靠性，使數(shù)據(jù)在100 m 的LVDS 雙絞電纜上實(shí)現(xiàn)了以240 Mb/s 的無(wú)誤碼傳輸，滿(mǎn)足本文設(shè)計(jì)的要求。

表1 測(cè)試結(jié)果

5 結(jié) 論

本文設(shè)計(jì)要求在惡劣環(huán)境中實(shí)現(xiàn)遠(yuǎn)距離數(shù)據(jù)可靠性傳輸，硬件方面，在原有LVDS 電路中加入了緩沖器DS10BR150TSD 和驅(qū)動(dòng)器，極大地提高了信號(hào)接收能力的可靠性以及電路的驅(qū)動(dòng)能力，保證了LVDS 信號(hào)的有效傳輸。在邏輯上增加了8B/10B 編碼機(jī)制，對(duì)傳輸?shù)木幋a增加了校驗(yàn)機(jī)制，改善了鏈路傳輸情況，提高了數(shù)據(jù)傳輸?shù)姆€(wěn)定性。最后通過(guò)高低溫實(shí)驗(yàn)?zāi)M惡劣環(huán)境，進(jìn)行了大量實(shí)驗(yàn)得出，數(shù)據(jù)能在100 m LVDS 雙絞電纜上實(shí)現(xiàn)以240 Mb/s 的零誤碼傳輸，能夠達(dá)到任務(wù)要求，實(shí)現(xiàn)了預(yù)期的效果。