張亞平 高聰穎

摘要：軸承的受力檢測應用場合廣泛，這里采用一種便攜式采集卡的方式實現(xiàn)軸承三維力的檢測、信號處理、模數(shù)轉(zhuǎn)換和上傳。信號采集采用應變測量的方式，信號處理采用放大隔離和AD轉(zhuǎn)換的方式，然后通過FPGA實現(xiàn)分時分段采集，可實現(xiàn)多路力信號采集和處理。應變片通過一個特殊設計的支撐體組裝成一個三維力傳感器，經(jīng)模擬量信號處理后，通過AD轉(zhuǎn)換傳輸給FPGA，再經(jīng)過FPGA的邏輯處理和USB的通訊協(xié)議處理，經(jīng)過USB上傳至電腦。

關(guān)鍵詞：FPGA；軸承三維力檢測；軸承壽命預測；數(shù)據(jù)采集卡

一、前言

軸承的受力測量應用場合十分廣泛，軸承檢測相關(guān)的應用場合大部分都需要進行受力檢測，例如在軸承的壽命預測中，所承受的力與壽命有直接的關(guān)聯(lián)，是必須測量的檢測項。在軸承檢測儀器中，需要檢測軸承預緊力或作用力的場合均需要進行軸承力的測量。軸承是一個高精密部件，轉(zhuǎn)動速度越高，要求的受力檢測響應速度越快，為提高實時性，本設計采用FPGA作為外設采集信號，并作為核心處理芯片，為AD轉(zhuǎn)換提供時鐘和控制，同時實現(xiàn)數(shù)據(jù)通過USB接口上傳控制。

二、高速采集卡各分模塊設計

（一）三維力傳感器采集模塊

三維力傳感器可以檢測X、Y、Z三個方向的力，如圖1所示，每一方向的力之間相互獨立，每個方向都是一個應變橋，通過應變反應檢測力的大小。X、Y、Z三路中的每一路的信號處理原理圖都一樣，以X方向的這一路信號處理為例進行介紹。

傳感器可采集到X軸正負兩個方向的信號很微弱，輸出電壓為-5mV～+5mV。該信號需要經(jīng)過兩級放大電路放大至-12V～+12V，首先經(jīng)過一個低功耗高精度儀表放大器，通過調(diào)整R1的大小來調(diào)節(jié)該級放大器的放大倍數(shù)。第一級放大的輸入是差分形式輸入[1]，S1N信號必須和三維傳感器輸出的COM端相連接，因為這個COM端并不是真正意義的地而是力傳感器的電平參考點。

在第一級放大器之后是第二級放大器，第二級放大器采用4路差分放大器LM324，這里采用單端輸入，因為第一級放大器已經(jīng)將傳感器的參考電平轉(zhuǎn)換為整個電路的參考點了，也就是AGND，這里采用一個調(diào)零機構(gòu)，對溫漂和零漂進行調(diào)整，調(diào)零機構(gòu)采用R3、R4電阻和可調(diào)電阻R5串聯(lián)進行分壓調(diào)整。

（二）隔離放大模塊

為提高測量的準確性，防止后續(xù)電路對測量端電路的干擾[2]，這里增加一個隔離放大電路，如圖2。隔離放大電路是采用精密隔離放大器ISO124芯片。該芯片采用了一種新的占空比調(diào)制解調(diào)技術(shù)，通過2-pF差動電容柵進行數(shù)字傳輸[3]。通過數(shù)字調(diào)制，勢壘特性不會影響信號完整性，因此在勢壘上具有出色的可靠性和良好的高頻瞬態(tài)抗擾性，隔離性能良好[4]。隔離電路的輸入端連接力信號處理模塊的輸出端，用于將前面放大處理后的模擬量進行隔離，防止干擾[5]。

（三）模擬量轉(zhuǎn)數(shù)字量模塊

AD轉(zhuǎn)換采用8路雙極性輸入同步采樣的A/D轉(zhuǎn)換芯片AD7606進行轉(zhuǎn)換，轉(zhuǎn)換速率達到200kbps。采用并行總線模式提高傳輸速率，這里需要將PAR/SER/BYTE SEL引腳與低電平連接，通過內(nèi)部選通CS和RD信號，可以將轉(zhuǎn)換結(jié)果輸出到數(shù)據(jù)總線。如圖3所示。

CS是片選信號，用于使能芯片，上升沿用于使能總線，下降沿去使能，利用該片選信號可以多個AD7606芯片共用一個并行數(shù)據(jù)總線，非常適合于本應用。RD引腳用來讀取并行數(shù)據(jù)總線上的數(shù)據(jù)，當對該RD施加一個脈沖序列，各通道的轉(zhuǎn)換結(jié)果通過升序方式輸出到數(shù)據(jù)輸出端。當每一次AD轉(zhuǎn)換結(jié)束之后，BUSY變?yōu)榈碗娖胶?，RD下降沿輸出一個通道結(jié)果，第一個下降沿對應第一個結(jié)果，以此類推，得到1～8個數(shù)據(jù)結(jié)果。

（四）主控芯片F(xiàn)PGA

主控芯片采用FPGA，其優(yōu)點是接口豐富，并行速度快，抗干擾能力強，采用FPGA實現(xiàn)對AD7606的時序控制。

當AD7606轉(zhuǎn)換完成后，F(xiàn)PGA讀取，通過設定RD引腳控制。

（五）USB上傳模塊

USB芯片采用CYPRESS的USB3.0的外設控制器CYUSB3014（以下簡稱FX3），F(xiàn)X3 兼容USB 3.0和USB 2.0物理層（PHY）以及32位ARM926EJ-S微處理器，可以解決USB2.0帶寬限制，該芯片是標準的USB3.0 PHY，可以大大簡化使用USB通信時FPGA的設計，僅需要下載FX3的固件庫，通過配置并行通用可編程接口GPIF II，就可以與控制器FPGA進行連接通訊。

固件設置4個32位并行緩沖區(qū)，可以以此來實現(xiàn)338MB/s通信傳輸。

1.配置FX３的GPIF口

CYUSB3014芯片與FPGA連接還是和usb2.0的一樣，使用的是GPIF接口，只需要把CYUSB3014當成FIFO來使用即可，本配置采用slave FIFO模式。其中，F(xiàn)LAGA、FLAGB、FLAGC、FLAGD設置成低電平有效的專用標志，初始值可以隨意設置。如圖4為配置圖。

設置完成后，需要編譯并生成所需的頭文件，替換固件相應的.h文件即可。

2.各線程的標志位水印值設置

FIFO的大小是16k，P2U的緩沖區(qū)設置為8個，U2P緩沖區(qū)設置為4個，這種配置可以最大提高傳輸速度。

FLAGA和FLAGB配置為線程0專用標志，F(xiàn)LAGB為帶水印值標志。數(shù)據(jù)寫滿時，F(xiàn)LAGA變?yōu)榈碗娖?，這其中有延遲，將導致FPGA檢測到FLAGA為低電平時，數(shù)據(jù)已經(jīng)寫溢出了，這里FLAGB的水印值可以使標志在數(shù)據(jù)未滿前就變?yōu)榈碗娖?，F(xiàn)PGA通過檢測FLAGB電平，避免數(shù)據(jù)寫溢出。因為SLWR信號是要根據(jù)FLAG來驅(qū)動的，假如沒有水印值標志，使用FLAGA，檢測到FLAGA=0時，再將SLWR拉高，就會發(fā)生寫溢出。需要將FLAGAFLAGA需要提前4個周期拉低，相應水印值為4。

FLAGC和FLAGD配置為線程3的專用標志，其中，F(xiàn)LAGD采用有水印值標志，當數(shù)據(jù)讀空時，F(xiàn)LAGC會變?yōu)榈碗娖?，但是有延遲，這將導致FPGA檢測到FLAGC為低電平時，數(shù)據(jù)已經(jīng)讀空，通過設置FLAGD的水印值可以使標志提前變?yōu)榈碗娖?，F(xiàn)PGA通過檢測FLAGD電平，避免數(shù)據(jù)讀空的情況發(fā)生。和寫操作類似，SLRD信號是要根據(jù)FLAG來驅(qū)動的，假如沒有水印值標志，使用FLAGC，檢測到FLAGC=0時，再將SLRD拉高，就會發(fā)生讀空。需要將FLAGC提前3個周期拉低就可以滿足要求。所以設置水印值為3。

另外FIFOADDR有3個周期延遲。這些設置好之后，通過USB引導下載固件，即完成了固件配置。

3.上位機通過USB向FPGA下發(fā)指令

Streamout是電腦端發(fā)送批量數(shù)據(jù)到FX3，并通過指示位告知FPGA有數(shù)據(jù)待讀取，隨后通過SlaveFIFO接口讀取電腦端發(fā)送過來的數(shù)據(jù)并緩存到內(nèi)部的FIFO中。然后FX3讀寫狀態(tài)機的狀態(tài)遷移。FXS_REST為上電狀態(tài)，隨后就進入FXS_IDLE狀態(tài)，再次判斷是否有可讀取數(shù)據(jù)存在SlaveFIFO中，若有則進入“讀取狀態(tài)”讀出SlaveFIFO中所有的數(shù)據(jù)，接著停留一個時鐘周期進入FXS_RSOP狀態(tài)，最后回到FXS_IDLE狀態(tài)，隨后重復以上狀態(tài)。

程序采用hsc主程序，usb_controller子模塊，PLL子模塊。usb_controller模塊是控制讀取模塊，該模塊會檢測FX3的SlaveFIFO看是否有數(shù)據(jù)可以讀取，并讀取這些數(shù)據(jù)，隨后寫到FPGA片內(nèi)RAM中。FX3讀寫狀態(tài)機一旦檢測到SlaveFIFO有可讀取的數(shù)據(jù)，就進入數(shù)據(jù)讀取狀態(tài)，讀取SlaveFIFO中所有的數(shù)據(jù)，并緩存到RAM中。

4.FPGA通過USB向上位機上傳數(shù)據(jù)

該部分程序與上一部分的一致部分就不再描述，不同的是上傳機制，也就是usb_controller。該模塊生成FX3的從機FIFO讀寫操作序列，并檢測FX3的從機FIFO是否為空。上電狀態(tài)FXS_REST，后跟FXS_空閑狀態(tài)，確定SlaveFIFO是否為空，可以寫入數(shù)據(jù)，如果是，則進入FXS_令狀狀態(tài)將數(shù)據(jù)寫入FX3的SlaveFIFO，然后進入WSOP狀態(tài)保持一個時鐘周期，最后返回到FXS_IDLE狀態(tài)，如此重復進行。

三、結(jié)語

三維應變傳感器每個方向采用一組應變片進行檢測[6]，是完全設置在軸承體外的傳感器，本文專注于把軸承的受力進行模擬量處理和上傳的研究。需要提及的是，應變片也可以裝在軸承內(nèi)部或直接貼在軸承上，用于測量軸承受力，這里可以應用于智能軸承項目中，把模擬量采集后的結(jié)果通過藍牙傳輸給FPGA，就可以實現(xiàn)無線檢測。

這里涉及的應變片的信號處理、核心處理芯片的FPGA程序架構(gòu)和設計可以完全應用于智能軸承，希望能給智能軸承應用提供一定的參考和支持。

參考文獻

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[3]陳麗香，王正祥.多磁路結(jié)構(gòu)永磁電機氣隙磁密波形優(yōu)化[J].組合機床與自動化加工技術(shù)，2014（6）：38-41+50.

[4]劉瑞芳.電磁場計算中永磁體勵磁等效處理方法的研究[J].北京交通大學學報，2008（5）：94-97+106.

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[6]王黎欽，陳觀慈，古樂，等.高速圓柱滾子軸承工作溫度研究[J].航空動力學報，2008（1）：179-183.

作者單位：張亞平，信陽職業(yè)技術(shù)學院；高聰穎，洛陽軸承研究所有限公司