貢 維,李 巖,許泗強(qiáng),齊紅玉

(1.浪潮(山東)計(jì)算機(jī)科技有限公司,山東 濟(jì)南 250101;2.浪潮電子信息產(chǎn)業(yè)股份有限公司,山東 濟(jì)南 250101)

1 引言

當(dāng)今社會(huì),電子信息已經(jīng)和每個(gè)人的生活息息相關(guān),電子產(chǎn)品的發(fā)展從摩爾定律提出之后就按照其規(guī)律突飛猛進(jìn),電子行業(yè)的競(jìng)爭(zhēng)日益激烈,高速電路設(shè)計(jì)的要求也越來(lái)越嚴(yán)格。

在電子系統(tǒng)中,高速電路設(shè)計(jì)面臨的問(wèn)題,歸根結(jié)底是噪聲的問(wèn)題。噪聲對(duì)有用信號(hào)產(chǎn)生污染,給高速鏈路中的信號(hào)增加了不確定性,導(dǎo)致出現(xiàn)錯(cuò)誤信息。隨著系統(tǒng)頻率的不斷提升、系統(tǒng)電壓的不斷降低,電源開(kāi)關(guān)噪聲問(wèn)題逐漸成為高速電路噪聲問(wèn)題研究的熱點(diǎn)。高速電路系統(tǒng)的運(yùn)行時(shí)刻伴隨著電子元件狀態(tài)的開(kāi)關(guān),器件的開(kāi)關(guān)引起電流突變,由于系統(tǒng)中存在著眾多的寄生電感,電感處產(chǎn)生變化的電壓,即電源開(kāi)關(guān)噪聲[1]。電源開(kāi)關(guān)噪聲對(duì)信號(hào)完整性SI(Signal Integrity)和電源完整性PI(Power Integrity)都有很大的影響。

很多專家和電路設(shè)計(jì)工作者也對(duì)電源開(kāi)關(guān)噪聲開(kāi)展了專項(xiàng)的研究,但大部分都只是提出一些噪聲抑制的模型,著眼于如何在設(shè)計(jì)之初抑制電源噪聲。然而,在實(shí)際的高速電路設(shè)計(jì)生產(chǎn)過(guò)程中,由于仿真模型的偏差、設(shè)計(jì)的不合理、PCB制板的偏差等因素造成的SI和PI問(wèn)題往往缺乏專業(yè)且系統(tǒng)的分析介紹。本文主要著眼于在電源開(kāi)關(guān)噪聲對(duì)高速信號(hào)產(chǎn)生耦合干擾后如何進(jìn)行分析和優(yōu)化解決,針對(duì)某主板設(shè)計(jì)過(guò)程中存在的電源開(kāi)關(guān)噪聲耦合干擾高速信號(hào)的案例進(jìn)行理論分析、測(cè)試分析、仿真分析及優(yōu)化驗(yàn)證,為該類問(wèn)題提供一個(gè)系統(tǒng)的分析解決方案。

2 SI和PI理論介紹

2.1 SI理論

SI代表了電路系統(tǒng)在信號(hào)傳輸時(shí),對(duì)信號(hào)的時(shí)序和電壓的保障能力[2]。比較輕的SI問(wèn)題,可能會(huì)使傳輸數(shù)據(jù)出現(xiàn)偏差;嚴(yán)重者,會(huì)導(dǎo)致系統(tǒng)無(wú)法工作,直接癱瘓。SI問(wèn)題一般是多種因素相互作用的結(jié)果,電路中元器件的布局、布線以及IC中晶體管的開(kāi)關(guān)速率都會(huì)導(dǎo)致不同程度的SI問(wèn)題。原因主要可以分為以下3種:信號(hào)的時(shí)序、系統(tǒng)內(nèi)部與系統(tǒng)外部的噪聲和電磁干擾EMI(ElectroMagnetic Interference)。主要表現(xiàn)為:延遲、反射、同時(shí)開(kāi)關(guān)噪聲、振蕩、地彈和串?dāng)_等[3]。在高速電路設(shè)計(jì)中,電路板的層數(shù)、線寬、介質(zhì)厚度、走線拓?fù)?、互?lián)結(jié)構(gòu)、放置方式和布線時(shí)的距離等因素都會(huì)對(duì)SI有不同程度的影響。

SI仿真結(jié)果通常以眼圖形式呈現(xiàn),其中包括傳輸耦合噪聲參數(shù)、接收端信號(hào)脈沖邊沿抖動(dòng)參數(shù)和設(shè)計(jì)裕量參數(shù)等。眼圖由周期信號(hào)波形重疊組成,通過(guò)將“000”“001”“010”等8種碼型疊加在同一周期內(nèi),得到一個(gè)形似眼睛的圖像,簡(jiǎn)稱眼圖[4]。眼高和眼寬是眼圖的2個(gè)重要參數(shù),可以表征信號(hào)質(zhì)量的好壞。影響眼高的SI問(wèn)題有很多,其中最主要的是噪聲和損耗。噪聲問(wèn)題使得眼圖上下“眼皮”變寬,直接限制眼高;損耗問(wèn)題[5],尤其是高頻損耗,使信號(hào)跳變變緩,在高速傳輸系統(tǒng)中甚至存在跳變未完成就再次進(jìn)行狀態(tài)切換的情況,此時(shí)就算系統(tǒng)提供再高的工作電壓,信號(hào)也無(wú)法識(shí)別。損耗問(wèn)題相對(duì)容易發(fā)現(xiàn)和解決,而噪聲問(wèn)題由于其傳遞路徑的隱蔽性和多源性,往往是設(shè)計(jì)管控的難點(diǎn)。

2.2 PI理論

高速電路的PI以SI為基礎(chǔ),又有所區(qū)別。一個(gè)理想的電源幾乎是沒(méi)有阻抗的,在這樣一個(gè)電源平面上所有點(diǎn)的電位都等于電源的電壓。而實(shí)際上理想的電源是不存在的,電源中不可避免地存在一些噪聲干擾,嚴(yán)重的情況下甚至?xí)?duì)系統(tǒng)正常工作造成影響。PI主要是為系統(tǒng)中的所有信號(hào)提供一個(gè)完整的電流回路[6]。

在高速電路設(shè)計(jì)中,由于電流不斷地從電源流入門(mén)電路、從門(mén)電路流出到達(dá)地平面,在這個(gè)過(guò)程中,會(huì)產(chǎn)生一個(gè)瞬態(tài)變化的電流,該電流在流經(jīng)回路電感時(shí)會(huì)產(chǎn)生電壓降,因此產(chǎn)生電源噪聲,形成PI問(wèn)題。

常用的PI的分析方法一般有頻域、時(shí)域和直流3類[7]。頻域分析方法常用于無(wú)源、線性和時(shí)不變系統(tǒng)的分析,它研究的是系統(tǒng)隨頻率變化的特性,與激勵(lì)信號(hào)關(guān)系不大,常采用網(wǎng)絡(luò)參數(shù)法進(jìn)行分析;時(shí)域分析方法用于定量得到紋波電壓,一般通過(guò)對(duì)芯片、封裝、PCB協(xié)同仿真得到,IC廠商一般會(huì)提供芯片的電流模型,可以通過(guò)此模型仿真一段時(shí)間內(nèi)芯片外部管腳的電流特性;直流分析隨著電路單板功率和布線密度的提升,顯得逐漸重要起來(lái),它主要是分析電源分配網(wǎng)絡(luò)中的直流壓降和通流問(wèn)題。

2.3 常用仿真工具

在高速電路設(shè)計(jì)中,仿真分析是加快開(kāi)發(fā)周期、提高設(shè)計(jì)準(zhǔn)確度的重要手段。仿真分析可以在硬件開(kāi)發(fā)之前減少設(shè)計(jì)錯(cuò)誤,節(jié)省人力、物力和時(shí)間成本,也可以在出現(xiàn)故障后幫助定位問(wèn)題點(diǎn)。仿真工具各有千秋,工程師選取的時(shí)候主要考慮仿真時(shí)間、仿真精度等因素。目前,高速電路中常用的仿真軟件主要有Cadence、Ansys、ADS(Advanced Design System)等軟件,每個(gè)軟件中有不同組件,針對(duì)不同信號(hào)和不同標(biāo)準(zhǔn)可以選用不同的組件。

Cadence是用于電子設(shè)計(jì)自動(dòng)化EDA(Electronic Design Automation)的軟件,其中主要用于電路仿真分析的組件有Sigxp/Sigrity等[8,9]。Ansys是大型通用有限元分析軟件,其中主要用于電路仿真分析的組件有HFSS(High Frequency Simulator Structure)/SIwave(Signal Integrity wave)/Q3D Extractor等。ADS同樣是一款EDA系統(tǒng)仿真軟件,它有著強(qiáng)大的功能、較高的精確度和高速的仿真能力,在高頻設(shè)計(jì)領(lǐng)域也非常受工程師的歡迎,其中主要用于電路仿真分析的組件有SIPro(Signal Integrity Pro)/PIPro(Power Integrity Pro)/Memory Designer。本文仿真所使用的主要是Cadence公司的POWERSI(POWER Signal Integrity)軟件及Speed2000[10]。

3 實(shí)際案例分析

3.1 案例描述

工程師在進(jìn)行某主板DDR4識(shí)別內(nèi)存測(cè)試RMT(Recognition Memory Test)時(shí),發(fā)現(xiàn)有一個(gè)內(nèi)存通道結(jié)果顯示有異常:N6.C0,這組的RxVLow信號(hào)和RxVHigh之間的數(shù)值差比較低,顯示結(jié)果如圖1所示,此處的RxDqLeft和RxDqRight之間的數(shù)值差指的是信號(hào)眼寬參數(shù),RxVLow和RxVHigh之間的數(shù)值差指的是眼高參數(shù)。一般來(lái)講眼高和眼寬值越大代表信號(hào)越好,反之較差。為了定位出對(duì)應(yīng)的DDR4 I/O信號(hào),詳細(xì)查詢圖2中的RMT log文件,最終確定出問(wèn)題的DDR4 I/O信號(hào)為DQ(數(shù)據(jù)I/O信號(hào))0、DQ1、DQ4和DQ5。

Figure 1 RMT results of memory channels

Figure 2 Detailed log file of RMT

在定位出問(wèn)題信號(hào)之后,首先檢查主板的原理圖設(shè)計(jì),確保原理圖設(shè)計(jì)無(wú)誤后,對(duì)該部分信號(hào)的SI進(jìn)行分析。該主板的PCB層疊設(shè)計(jì)共12層,出現(xiàn)問(wèn)題的4個(gè)信號(hào)線均位于第8層,PCB的疊層設(shè)計(jì)如圖3所示。

Figure 3 Design of PCB stack

該P(yáng)CB設(shè)計(jì)的層疊結(jié)構(gòu)中,第8層信號(hào)層的參考層為第9層GND,鄰近的第7層為Power層,包含12 V、GND和Other power共3個(gè)平面。出現(xiàn)問(wèn)題的信號(hào)線在第8層中的位置如圖4所示,白色框內(nèi)由下到上依次為DQ4、DQ5、DQ0和DQ1。在該4條信號(hào)線的布線路徑上,DQ4和DQ5之間有3個(gè)12 V的過(guò)孔,如圖5所示。經(jīng)測(cè)量,DQ4和12 V過(guò)孔的間距為33 mil,該部分的12 V過(guò)孔用于連接第7層的12 V平面和Top層的開(kāi)關(guān)電源芯片IR3899(IR3899-開(kāi)關(guān)電源控制芯片,將12 V轉(zhuǎn)換成芯片所需的低電壓)。此電源芯片附近的PCB布線設(shè)計(jì)如圖6所示,該芯片的12 V輸入濾波電容位于PCB背面,如圖6中虛線框所示,這3個(gè)濾波電容距離芯片引腳較遠(yuǎn),僅通過(guò)3個(gè)過(guò)孔相連。

Figure 4 Location of the faulty signal line in the 8th layer

Figure 5 Via between DQ4 and DQ5

Figure 6 PCB wiring design near power supply chip

由于出現(xiàn)問(wèn)題的內(nèi)存信號(hào)臨近12 V電源層且臨近12 V的3個(gè)過(guò)孔,因此初步懷疑12 V電源噪聲對(duì)內(nèi)存信號(hào)產(chǎn)生了干擾,為驗(yàn)證該猜想,對(duì)電源芯片IR3899的12 V以及4條DQ信號(hào)線進(jìn)行測(cè)試。

3.2 測(cè)試分析

針對(duì)電源部分的測(cè)試點(diǎn)選擇,主要設(shè)立了A、B、C3個(gè)點(diǎn),如圖7所示,其中A點(diǎn)是12 V輸入的一個(gè)過(guò)孔,由于電源芯片IR3899位于PCB正面,輸入濾波電容位于背面,兩者通過(guò)過(guò)孔相連;B點(diǎn)是電源芯片附近的12 V銅箔,由于出現(xiàn)問(wèn)題的信號(hào)與第7層12 V平面相鄰,內(nèi)層銅箔無(wú)法直接測(cè)量,因此選擇表層近距離測(cè)量;C點(diǎn)是12 V輸入的濾波電容,位于PCB背面。

Figure 7 Schematic diagram of the test points for power supply chip

使用示波器測(cè)量上述選取的位置和4條DQ信號(hào)線,得到如圖8所示的波形圖?？梢杂^察到圖8a所示的A點(diǎn)波形存在580 kHz左右毛刺,該主板上電源芯片IR3899設(shè)計(jì)的開(kāi)關(guān)頻率正好是580 kHz。圖8b所示的B點(diǎn)位置的波形中,振蕩的峰-峰值為1 V左右;圖3c所示的C點(diǎn)位置的波形中,振蕩的峰-峰值只有100 mV左右。因此,判斷出12 V輸入上的噪聲是由電源芯片的開(kāi)關(guān)噪聲耦合進(jìn)去的。

Figure 8 Waveform diagram of point A,point B,point C and 4 DQ signals

觀察圖8d中4個(gè)DQ信號(hào)的波形圖可以發(fā)現(xiàn),波形圖中同樣存在574 kHz左右的主噪聲,因此懷疑4個(gè)DQ信號(hào)的報(bào)錯(cuò)是由電源芯片IR3899的開(kāi)關(guān)噪聲耦合引起的SI問(wèn)題。

3.3 理論及仿真分析

3.3.1 理論分析

首先針對(duì)電源開(kāi)關(guān)噪聲對(duì)內(nèi)存DQ信號(hào)的耦合路徑進(jìn)行理論分析。由于電源芯片IR3899屬于Buck電源(DC/DC降壓轉(zhuǎn)化的拓?fù)浣Y(jié)構(gòu)),該Buck電源的原理示意圖如圖9所示。在Buck線路的上MOS管開(kāi)啟過(guò)程中,因MOS自身的寄生參數(shù)、PCB及外圍元器件的影響,會(huì)在相位(Phase)上產(chǎn)生一定的振蕩,振蕩產(chǎn)生的過(guò)程中,上MOS管在可變電阻區(qū)工作,將振蕩傳輸?shù)?2 V電源總線上,因此12 V電源總線上產(chǎn)生很強(qiáng)的開(kāi)關(guān)噪聲。由于12 V的濾波電容放在背面,僅通過(guò)3個(gè)過(guò)孔相連,相當(dāng)于12 V輸入的路徑上沒(méi)有直接的濾波電容,所以當(dāng)振蕩傳輸?shù)?2 V電源總線上時(shí),該振蕩噪聲在正面的3個(gè)過(guò)孔處無(wú)法完全濾除。

Figure 9 Schematic diagram of Buck power supply

PCB設(shè)計(jì)中信號(hào)線一般以GND為參考面,有時(shí)候參考面也可以是電源,因?yàn)橹绷麟娫磁cGND之間有大量電容作為交流連接通路。但是,當(dāng)參考平面上有較大的噪聲電壓和電流時(shí),噪聲就比較容易耦合到信號(hào)線上。同樣當(dāng)距離信號(hào)線較近的區(qū)域內(nèi)有電源過(guò)孔時(shí),也可影響傳輸線上的信號(hào)傳輸。在3.1節(jié)的PCB布局中已經(jīng)提到,出現(xiàn)問(wèn)題的信號(hào)線位于第8層,它們鄰近的第7層有12 V的銅箔。由于電源芯片端沒(méi)有濾波電容,濾波電容放置在背面,因此回傳的噪聲通過(guò)過(guò)孔下傳,在第7層Power互連的銅箔上傳播,影響鄰層第8層的信號(hào)線,從而對(duì)內(nèi)存的DQ信號(hào)產(chǎn)生干擾。電源開(kāi)關(guān)噪聲通過(guò)過(guò)孔耦合到電源平面進(jìn)而耦合到信號(hào)線的示意圖如圖10所示。

Figure 10 Schematic diagram of power switch noise coupling interference high-speed signal

3.3.2 仿真分析

本節(jié)對(duì)4條內(nèi)存DQ信號(hào)線進(jìn)行噪聲耦合仿真分析。使用Cadence Sigrity Speed2000軟件進(jìn)行時(shí)域仿真,首先新建仿真工程,導(dǎo)入待分析的PCB BRD文件,根據(jù)實(shí)際的疊層信息設(shè)置板厚、層數(shù)、板材和銅厚等關(guān)鍵參數(shù),依據(jù)PCB過(guò)孔的實(shí)際信息設(shè)置焊盤(pán)參數(shù),選擇需要仿真的DDR 網(wǎng)絡(luò)和電源網(wǎng)絡(luò)并設(shè)置電源網(wǎng)絡(luò)電壓值,設(shè)置阻容件等關(guān)鍵器件模型,在12 V電源輸入上添加一個(gè)噪聲源,導(dǎo)入CPU和DDR IBIS模型,設(shè)置信號(hào)探針、信號(hào)I/O類型、信號(hào)Model、信號(hào)速率和仿真時(shí)長(zhǎng)等仿真參數(shù)并開(kāi)始仿真,得到如圖11所示的仿真結(jié)果。從圖11可以看到,DQ0、DQ1、DQ4和DQ5有明顯的影響,與RMT的log文件的結(jié)果一致。

Figure 11 Simulation results of Cadence Sigrity Speed2000

信號(hào)質(zhì)量受噪聲、損耗等多種因素影響,很難對(duì)某個(gè)單一指標(biāo)進(jìn)行量化管控。以業(yè)內(nèi)主流Intel?Whitley平臺(tái)參考版設(shè)計(jì)為例,12 V電源噪聲對(duì)DDR信號(hào)的影響約為5 mV,本例中的最大值已超過(guò)15 mV,存在潛在風(fēng)險(xiǎn)。從3.3.1節(jié)的理論分析可以發(fā)現(xiàn),由于12 V電源輸入的直接路徑上沒(méi)有電容,導(dǎo)致電源芯片的開(kāi)關(guān)噪聲耦合到了12 V輸入上,通過(guò)3個(gè)過(guò)孔傳輸?shù)降?層的Power平面上,進(jìn)而影響了第8層的信號(hào)質(zhì)量,因此直接的改善手段就是將12 V電源輸入的濾波電容擺放在回流路徑上,當(dāng)噪聲傳輸回12 V時(shí),噪聲會(huì)被濾波電容濾除,即便存在也是微弱的。

基于上述的改善方案,將電容擺放在輸入路徑上:即將濾除噪聲的電容擺放在PCB正面,直接和電源芯片的12 V輸入引腳相連,改善后的PCB布局如圖12所示。再次使用Cadence Sigrity Speed2000軟件進(jìn)行時(shí)域仿真,得到的仿真結(jié)果如圖13所示?？梢园l(fā)現(xiàn),所有內(nèi)存DQ信號(hào)受到的干擾明顯減小,可控制在5 mV以內(nèi)。

Figure 12 PCB layout after improvement

Figure 13 Simulation results after improvement

4 優(yōu)化驗(yàn)證結(jié)果分析

基于上述分析及仿真結(jié)果,在該P(yáng)CB板上進(jìn)行返工(Rework)驗(yàn)證:在電源芯片IR3899的12 V引腳的過(guò)孔處與旁邊GND之間增加1片0.1 μF電容(放置于PCB板的正面),并用16 GB內(nèi)存進(jìn)行2次RMT,1次通過(guò),1次失敗,結(jié)果已有所改善;在此基礎(chǔ)上再增加一片0.01 μF電容,16 GB和32 GB內(nèi)存的測(cè)試均通過(guò);為了驗(yàn)證測(cè)試結(jié)果不是偶然的,對(duì)Rework后的單板使用16 GB和32 GB內(nèi)存各測(cè)試3次,結(jié)果均是Pass。

根據(jù)Rework的驗(yàn)證結(jié)果,修改PCB設(shè)計(jì)并重新生產(chǎn)加工,用16 GB/32 GB的滿配內(nèi)存進(jìn)行RMT,3次全部Pass,N6.C0通道RxVLow信號(hào)和RxVHigh信號(hào)的裕量結(jié)果已有明顯改善,如圖14所示。由此可以證明,將12 V電源輸入的濾波電容擺放在回流路徑上的改善手段是有效的。

Figure 14 RMT results after changing PCB board

5 結(jié)束語(yǔ)

本文主要針對(duì)某主板設(shè)計(jì)過(guò)程中存在的電源開(kāi)關(guān)噪聲耦合干擾高速信號(hào)的問(wèn)題進(jìn)行理論、測(cè)試、仿真分析及優(yōu)化驗(yàn)證,為該類問(wèn)題提供一個(gè)系統(tǒng)的分析解決方案。在檢測(cè)到信號(hào)故障后,可以首先進(jìn)行原理圖和PCB設(shè)計(jì)分析,利用示波器等測(cè)試工具測(cè)試相應(yīng)波形,并利用合適的仿真工具展開(kāi)故障模擬、故障定位、優(yōu)化驗(yàn)證仿真等過(guò)程,最后對(duì)優(yōu)化方法進(jìn)行改板驗(yàn)證,驗(yàn)證結(jié)果充分表明了本文優(yōu)化手段的有效性。