張治東，劉興輝，阮 昊，尹飛飛，趙皆輝，郜嘉銘

（1.遼寧大學(xué) 物理學(xué)院，遼寧 沈陽(yáng) 110036；2.江蘇集萃智能集成電路研究所有限公司，江蘇 無(wú)錫 214028）

0 引 言

對(duì)于直流刷式電機(jī)來(lái)說(shuō)，采樣并檢測(cè)到電流信息可以確定負(fù)載條件的變化，也可以用來(lái)限制啟動(dòng)電流或者失速電流。因此，一種高精度的電流采樣電路以及相對(duì)應(yīng)的電流調(diào)節(jié)功能對(duì)于電機(jī)驅(qū)動(dòng)芯片來(lái)說(shuō)十分重要。傳統(tǒng)上，H橋電機(jī)驅(qū)動(dòng)芯片的電流采樣是通過(guò)在外部并聯(lián)電阻器接地從而對(duì)電流進(jìn)行限制。產(chǎn)生分流器檢測(cè)電機(jī)的電壓降，與芯片內(nèi)部或者外部的參考電壓進(jìn)行比較［1］。這種方式采樣電流的精度十分依賴功率電阻的阻值大小，很難保證較高的精度［2，3］。因此，在電阻采樣方法的基礎(chǔ)上，本文提出了一種帶有特殊電流鏡架構(gòu)的電壓鉗位電流采樣電路。

1 一種電機(jī)驅(qū)動(dòng)電路的新型電流采樣方法

1.1 電流采樣系統(tǒng)組成

本文提出的電流采樣電路在芯片內(nèi)部集成了一個(gè)電流采樣電路模塊用來(lái)取代傳統(tǒng)的并聯(lián)電阻器采樣電流的方法。圖1給出了該電流采樣系統(tǒng)的具體組成結(jié)構(gòu)。

圖1 電流采樣系統(tǒng)的電路組成

1.2 電流采樣電路的結(jié)構(gòu)與原理

如圖2所示，電流鏡架構(gòu)包括采樣管MNDRV以及鏡像管MNsense，輸入電流由采樣管的漏極流向采樣管的源極；鏡像管用來(lái)鏡像功率管的漏極電流，并以一定的比例將該電流縮小，當(dāng)柵極電壓達(dá)到預(yù)設(shè)電壓值時(shí)，采樣管與鏡像管能夠線性導(dǎo)通，而不需要管子處于完全飽和狀態(tài)（處于線性區(qū)即可），便可以對(duì)采樣的電流進(jìn)行比例鏡像。鏡像管和采樣管的漏極分別接到誤差放大器的正負(fù)兩端，2 個(gè)管子的源極接地。

圖2 電流采樣電路具體結(jié)構(gòu)

理想情況下，MOS管處于線性區(qū)時(shí)，漏極電流為

因此，若采樣管MNDRV與鏡像管MNsense的VGS與VDS相同，則其鏡像電流與采樣電流的比例就會(huì)與MNDRV與MNsense的寬長(zhǎng)比呈線性，但由于采樣管與鏡像管的漏極電位在實(shí)際情況下很難做到完全相同，因此，本文采用高精度誤差放大器將2個(gè)管子的漏端電壓鉗位到近似相同的電位。

傳統(tǒng)的誤差放大器鉗位電流鏡架構(gòu)中常使用1 個(gè)MOS管作為鏡像管，在本文中采用將多個(gè)鏡像管串聯(lián)、采樣管并聯(lián)的連接方式。因?yàn)殡娏餍枰R像的比例較大，為了版圖的匹配性更好，將采樣管與鏡像管采用相同的單位柵寬以及相同的柵長(zhǎng)，為此將具有相同單位柵寬以及相同柵長(zhǎng)的NMOS管進(jìn)行并聯(lián)以增大柵寬作為采樣管，將具有相同單位柵寬以及相同柵長(zhǎng)的NMOS管進(jìn)行串聯(lián)以增大柵長(zhǎng)作為鏡像管，則鏡像管整體的柵長(zhǎng)Lsense為

式中 Lsense1～Lsensen為單個(gè)鏡像管的柵長(zhǎng)。當(dāng)MOS 管柵漏之間的電壓增大時(shí)，實(shí)際的反型層溝道長(zhǎng)度會(huì)逐漸減小，會(huì)對(duì)處于飽和區(qū)時(shí)的鏡像管的漏極電流iD有一定的影響，如式（3）所示

式中 μ0為鏡像管的溝道表面電子遷移率；Cox為單位面積柵氧層電容；VGS為鏡像管的柵源電壓；VTH為鏡像管的閾值電壓；VDS為鏡像管的漏源電壓；λ 為鏡像管的溝道長(zhǎng)度調(diào)制系數(shù)，表示給定的VDS增量所引起的溝道長(zhǎng)度的相對(duì)變化量，因此對(duì)于較長(zhǎng)的溝道，溝道長(zhǎng)度調(diào)制系數(shù)較小。在實(shí)現(xiàn)與采樣管具有相同柵長(zhǎng)從而滿足良好的版圖匹配性的前提下，采用這種串聯(lián)鏡像管的方式增大了鏡像管整體的柵長(zhǎng)，從而能夠有效地抑制溝道長(zhǎng)度調(diào)制效應(yīng)，將大大提高電流鏡的精度，同時(shí)也將增大輸出阻抗和電源抑制比。這種連接方式盡管會(huì)帶來(lái)面積上的損耗，但相對(duì)于傳統(tǒng)的外部電阻器采樣方式，依舊能夠節(jié)省大量的面積。

通過(guò)誤差放大器采用負(fù)反饋的接法將采樣管與鏡像管的漏極鉗位到同一電位使2個(gè)MOS管的漏極電壓相同，最后誤差放大器的輸出連接到輸出管MN1 的柵極，MN1 的源極接鏡像管MNsense的漏極，采樣電流即從輸出管MN1 的漏極輸出到共源共柵電流鏡中。

基于以上的考慮通過(guò)將4 個(gè)采樣管MNDRV并聯(lián)并將3個(gè)鏡像管MNsense串聯(lián)使其電流比例為1：K，使得鏡像管鏡像到的理想電流值為

式中 Isense為通過(guò)電流鏡鏡像后的電流，IDRV為低側(cè)功率管的待采樣電壓，K 為電流鏡的鏡像比例，本文中K 定為1 000。

共源共柵電流鏡由4 個(gè)PMOS 管組成，采樣電流由輸出管MN1的漏極連接到MP3 的源極同時(shí)連接到MP1 與MP2的柵極，其中MP3、MP4 為cascode 級(jí)，MP1、MP2 為電流鏡，將采樣電流鏡像到MP2 的漏極即MP4 的漏極，輸入到采樣電阻Rsense中，最后使用標(biāo)準(zhǔn)模數(shù)轉(zhuǎn)換器將負(fù)載電流作為Rsense電阻器兩端的電壓進(jìn)行測(cè)量，默認(rèn)情況下電流鏡的比例為1：1，若所需采樣的電流值過(guò)小，可適當(dāng)調(diào)整電流鏡的比例來(lái)降低對(duì)采樣電阻的要求。若電機(jī)驅(qū)動(dòng)芯片為雙相或三相結(jié)構(gòu)，則當(dāng)兩相或者三相的低側(cè)MOS功率管同時(shí)開(kāi)啟，通過(guò)本文中的采樣電路可將兩路或者三路的采樣電流通過(guò)共源共柵電流鏡相加輸入到采樣電阻Rsense中。

1.3 誤差放大器和修調(diào)模塊

為了將鏡像管MNsense與采樣管MNDRV的漏極電壓以較高的精度鉗位到同一電位，需要誤差放大器具有低失調(diào)電壓、高增益、較高的電源抑制比、較大的共模輸入范圍等性能［4，5］。本文中的誤差放大器結(jié)構(gòu)如圖3 所示，采用了折疊共源共柵—共源的兩級(jí)放大器結(jié)構(gòu)，采樣管MNDRV的電壓與鏡像管MNsense的漏極電壓分別輸入到誤差放大器第一級(jí)的共源共柵放大器中M1與M2管的柵極，M5、M6、M7、M8、M9、M10、R1、R2構(gòu)成了低壓共源共柵電流鏡，由電流源I2為運(yùn)放提供偏置電流，增大運(yùn)放的電源抑制比，同時(shí)這種結(jié)構(gòu)所消耗的電壓相比于非低壓的結(jié)構(gòu)減少了一個(gè)閾值電壓。I2也為第二級(jí)運(yùn)放的M21 提供了偏置電流作負(fù)載。I1為第一級(jí)的M3、M4 提供了偏置電流作為共源共柵管M16、M17的電流鏡，且為了保證M3、M4 的直流電流恒不為0，在本文中I1的電流值為I2的1.5 倍。第一級(jí)的輸出電壓從M15的漏極流出輸入到M20 的柵級(jí)，并從M20 的漏極得到最終的輸出電壓Vout。

圖3 電壓鉗位運(yùn)算放大器

采用了折疊共源共柵作為第一級(jí)保證了運(yùn)放的增益同時(shí)采用了共源級(jí)作為第二級(jí)進(jìn)一步增大了運(yùn)放的增益，整體增益為

由于第一級(jí)為折疊共源共柵結(jié)構(gòu)，輸出阻抗Rout1較大，具體為

因此，主極點(diǎn)在第一級(jí)的輸出端，次主極點(diǎn)在第二級(jí)的輸出端，為了保證運(yùn)放的穩(wěn)定性，在第一級(jí)的輸出端與第二級(jí)的輸出端之間加入補(bǔ)償電容C1，從而將主極點(diǎn)推向了更低頻處，增大了主次極點(diǎn)之間的距離，此時(shí)的主極點(diǎn)p1和次主極點(diǎn)p2分別為

但是，由于補(bǔ)償電容C1會(huì)使第二級(jí)的輸入與輸出短接從而產(chǎn)生一個(gè)右半平面的零點(diǎn)將會(huì)影響電路穩(wěn)定性，需要增加調(diào)零電阻來(lái)消去此零點(diǎn)。在本文中將共源共柵管M17的rds作為調(diào)零電阻，采用合適的尺寸從而將零點(diǎn)抵消。

在實(shí)際中，由于制造工藝的偏差，標(biāo)稱相同的器件都存在有限的不匹配，從而會(huì)產(chǎn)生直流失調(diào)，即當(dāng)VDRV與Vsense相等時(shí)，Vout并不等于零而是會(huì)產(chǎn)生一個(gè)失調(diào)電壓VOS，in

式中 ΔID為由于失調(diào)產(chǎn)生的漏極失調(diào)電流，因此為了抑制由于該失調(diào)電流對(duì)于誤差放大器的影響，本文設(shè)計(jì)了一個(gè)修調(diào)模塊，具體電路如圖4 所示。該模塊由8 個(gè)NMOS管組成，其中MN1 -MN4 的柵極分別由EN1 -EN4控制，MN5 -MN8的柵極由偏置電壓Vbias進(jìn)行輸入從而產(chǎn)生四路偏置電流，通過(guò)4個(gè)使能信號(hào)控制MN1 -MN4 的導(dǎo)通狀態(tài)，從而產(chǎn)生不同的偏置電流。再通過(guò)ENsense與ENDRV兩個(gè)使能信號(hào)控制為哪一支路注入額外的偏置電流，從而實(shí)現(xiàn)對(duì)失調(diào)電壓的補(bǔ)償。

圖4 修調(diào)模塊

2 仿真結(jié)果與分析

采用海力士0.18 μm 的BCD 工藝進(jìn)行電流采樣電路設(shè)計(jì)，并采用Spectre工具進(jìn)行功能與性能的仿真［6］。電路整體的供電電壓為24 V，誤差放大器的供電電壓為電機(jī)驅(qū)動(dòng)芯片中低壓差線性穩(wěn)壓器（low dropout regulator，LDO）模塊提供的5 V 電壓，當(dāng)驅(qū)動(dòng)控制信號(hào)使驅(qū)動(dòng)管導(dǎo)通，對(duì)底邊驅(qū)動(dòng)管的電流進(jìn)行采樣，采樣電流的大小由電機(jī)外部負(fù)載大小決定，如圖5 所示為不同待采樣電流下的仿真結(jié)果。

圖5 IDRV由200 mA～1 A變化Isense的值

根據(jù)電流采樣誤差公式δ ＝ΔI／IDRV×100%?？傻貌蓸与娏髟?.1～1 A范圍內(nèi)變化時(shí)的具體采樣精度值，具體如表1所示。當(dāng)IDRV為400 mA 時(shí)，電流采樣誤差達(dá)到了0.81，相比于其他的電路結(jié)構(gòu)具有較大優(yōu)勢(shì)，這是因?yàn)楸驹O(shè)計(jì)中采用了特殊的電流鏡架構(gòu)以及較高增益的誤差放大器所致。表2為本文與其他電流采樣電路的采樣方式以及采樣誤差的對(duì)比。

表1 電流采樣精度

表2 電流采樣精度對(duì)比

圖6（a）所示為誤差放大器的環(huán)路特性曲線，運(yùn)放的環(huán)路增益為100 dB 左右，相位裕度為59.3°。該運(yùn)放的目的是為了將采樣管與鏡像管的漏端鉗位，足夠的增益與相位裕度保證了鉗位的精度以及系統(tǒng)的穩(wěn)定性。圖6（b）所示為誤差放大器的電源抑制比（power supply rejection ratio，PSRR），因?yàn)殡娏鞑蓸与娐分饕獞?yīng)用在電機(jī)驅(qū)動(dòng)芯片中，因此對(duì)于速度的要求較低，在低頻下PSRR 最好情況可以得到121 dB左右，在10 kHz下最差的PSRR為73 dB左右，滿足運(yùn)放對(duì)于電源小信號(hào)的抑制要求。

圖6 增益與相位裕度及電源抑制比

3 結(jié) 論

本文提出了一種應(yīng)用于H 橋電機(jī)驅(qū)動(dòng)芯片的高精度電流采樣電路，通過(guò)特殊的電流鏡結(jié)構(gòu)以及高增益高電源抑制比的誤差放大器實(shí)現(xiàn)了較高的精度，最好可以達(dá)到99.19%，相比于傳統(tǒng)的電機(jī)驅(qū)動(dòng)芯片內(nèi)的電流采樣方法，本文的電流采樣電路可以節(jié)省較大的面積，同時(shí)適用于雙相以及三相的直流電機(jī)驅(qū)動(dòng)芯片，能夠有效地監(jiān)測(cè)芯片的電流大小。