商世廣,郭雄雄,張 雨,王洋菲,俱 帥

(1.西安郵電大學(xué) 電子工程學(xué)院,陜西 西安 710121;2.上海維安半導(dǎo)體有限公司,上海 201207)

金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET)是一種常用的電子器件。在傳統(tǒng)溝槽型MOSFET(Trench MOSFET)的基礎(chǔ)上,屏蔽柵溝槽MOSFET(Shielded Gate Trench MOSFET,SGT MOSFET)在柵極Gate下方添加了一個(gè)接源極或地的埋層場(chǎng)板,即屏蔽柵,利用屏蔽柵通過(guò)電荷耦合效應(yīng)對(duì)N-漂移區(qū)進(jìn)行輔助耗盡,優(yōu)化了器件內(nèi)部的縱向電場(chǎng)分布,降低了縱向電場(chǎng)的峰值,提高了器件的擊穿電壓[1-3]。在耐壓能力相同的情況下,與Trench MOSFET相比,SGT MOSFET增加了外延層的摻雜濃度,降低了正向?qū)〞r(shí)器件的導(dǎo)通電阻[4-5]。另外,由于屏蔽柵的靜電屏蔽作用,減少了柵極和漏極之間的交疊面積,有效地降低了柵漏電容,從而降低了器件的開關(guān)損耗,提高了SGT MOSFET的開關(guān)速度[6]。與傳統(tǒng)溝槽型MOSFET相比,SGT MOSFET是一種開關(guān)速度快[7]、頻率特性好[8]、開關(guān)損耗低[9],具有較好電學(xué)性能的MOSFET[10]。

近年來(lái),60 V SGT MOSFET由于在消費(fèi)級(jí)電子、電源管理芯片和服務(wù)器等領(lǐng)域已經(jīng)得到廣泛應(yīng)用且市場(chǎng)份額不斷增大[11]。隨著應(yīng)用領(lǐng)域的不斷擴(kuò)展,不同需求對(duì)SGT MOSFET性能的要求也越來(lái)越高,導(dǎo)致器件的研究朝著高耐壓[12]、低導(dǎo)通[13]和低開關(guān)損耗[14]等方向發(fā)展。在SGT MOSFET結(jié)構(gòu)中,外延(Epitaxy,EPI)層對(duì)器件的性能影響較大,一方面是在流片過(guò)程中,外延層可以使得器件表面平整,減少了襯底自有的缺陷;另一方面,在SGT MOSFET中,外延層由于摻雜濃度較低,屏蔽柵在漂移區(qū)產(chǎn)生電荷耦合效應(yīng),能夠獲得較高的耐壓性能[15]。

為了進(jìn)一步提升SGT MOSFET的電學(xué)性能,文獻(xiàn)[16]提出一種多層外延漂移區(qū)SGT,該研究指出,縱向電場(chǎng)峰值的個(gè)數(shù)與外延層數(shù)有關(guān),通過(guò)提高SGT漂移區(qū)中部電場(chǎng),能夠獲得更高的耐壓性能。文獻(xiàn)[17]基于150 V和200 V的SGT MOSFET,通過(guò)仿真比較兩層EPISGT MOSFET和三層EPI結(jié)構(gòu)SGT MOSFET進(jìn)一步降低比導(dǎo)通電阻效果,結(jié)果發(fā)現(xiàn),三層EPI結(jié)構(gòu)在電學(xué)性能方面優(yōu)于雙層EPI。但是,現(xiàn)有的方法只是單一地改變了外延層的電阻率和厚度,未能一起進(jìn)行拉偏仿真,無(wú)法獲得更優(yōu)的外延層電阻率和厚度的組合方式。關(guān)于如何提高SGT MOSFET的耐壓能力和降低比導(dǎo)通電阻的研究還有待進(jìn)一步深入。

為了提高SGT MOSFET的耐壓能力和降低比導(dǎo)通電阻,結(jié)合文獻(xiàn)[17]中三層EPI結(jié)構(gòu)在電學(xué)性能方面優(yōu)于雙層EPI的研究結(jié)果,擬設(shè)計(jì)一種三層EPI結(jié)構(gòu)的60 V SGT MOSFET。該設(shè)計(jì)基于單層EPI結(jié)構(gòu),通過(guò)改變外延層厚度和電阻率來(lái)改變N-漂移區(qū)耗盡層的橫向電場(chǎng),以提高漂移區(qū)摻雜濃度以及優(yōu)化縱向峰值電場(chǎng),并在提高SGT MOSFET的耐壓能力的同時(shí),降低比導(dǎo)通電阻。

1 SGT MOSFET的結(jié)構(gòu)與工作原理

常見(jiàn)的上下結(jié)構(gòu)N溝道SGT MOSFET的基本結(jié)構(gòu)示意圖及電場(chǎng)分布情況如圖1所示。

圖1 SGT MOSFET結(jié)構(gòu)和電場(chǎng)分布示意圖

圖1中,圖1(a)為N溝道SGT MOSFET結(jié)構(gòu)原理圖。傳統(tǒng)的Trench MOSFET采用刻蝕深溝槽和生長(zhǎng)柵氧化層,沉積單層多晶硅作為控制柵的制備工藝。SGT MOSFET利用刻蝕深溝槽和生長(zhǎng)厚氧化層,沉積多晶硅并回刻蝕形成屏蔽柵的制作工藝,在此基礎(chǔ)上,將再沉積隔離氧化層,沉積多晶硅再次回刻作為控制柵。SGT MOSFET與Trench MOSFET有相似的工作原理,都是通過(guò)柵極施加電壓來(lái)控制縱向溝道的開啟。當(dāng)SGT MOSFET處于反向耐壓時(shí),相比傳統(tǒng)的Trench MOSFET,在漂移區(qū)的溝槽拐角處還存在一個(gè)峰值電場(chǎng),假設(shè)P體區(qū)和N-漂移區(qū)的縱向電場(chǎng)可以近似為單邊突變結(jié),理想情況下的Y方向上縱向電場(chǎng)如圖1(b)曲線I所示呈矩形縱向電場(chǎng),在P體區(qū)和N-漂移區(qū)的邊界上到達(dá)臨界電場(chǎng)Ec。在實(shí)際器件仿真過(guò)程中,漂移區(qū)中部電場(chǎng)為低谷區(qū),縱向電場(chǎng)出現(xiàn)兩個(gè)峰值呈啞鈴狀分布,如圖1(b)曲線II所示,SGT MOSFET的耐壓能力比理想器件明顯降低。漂移區(qū)內(nèi)X方向上橫向電場(chǎng)如圖1(c)所示呈線性分布。

2 結(jié)構(gòu)參數(shù)設(shè)計(jì)與仿真

2.1 初始化元胞結(jié)構(gòu)參數(shù)

SGT MOSFET典型的靜態(tài)特性仿真參數(shù),主要包括漏源擊穿電壓(Drain-Source Breakdown Voltage,BVDSS)、比導(dǎo)通電阻Ronsp和閾值電壓Vth等,并引入了品質(zhì)因數(shù)(Figure of Merit,FOM)[13]來(lái)衡量器件的性能。根據(jù)半導(dǎo)體物理相關(guān)知識(shí)的計(jì)算和器件設(shè)計(jì)經(jīng)驗(yàn),初步設(shè)計(jì)60 V單層EPI結(jié)構(gòu)SGT MOSFET的工藝參數(shù)如表1所示。

表1 60 V單層EPI結(jié)構(gòu)SGT MOSFET工藝參數(shù)

2.2 器件結(jié)構(gòu)仿真

結(jié)合SGT MOSFET的結(jié)構(gòu)原理和工藝標(biāo)準(zhǔn)參數(shù)條件,使用Sentaurus TCAD軟件對(duì)器件結(jié)構(gòu)進(jìn)行初步仿真,單層EPI結(jié)構(gòu)SGT MOSFET仿真結(jié)果如圖2所示。從圖中可以看出,相較于經(jīng)典Trench MOSFET結(jié)構(gòu),單層EPI結(jié)構(gòu)的SGT MOSFET結(jié)構(gòu)中,在柵極下方添加了一個(gè)屏蔽柵結(jié)構(gòu)來(lái)輔助耗盡漂移區(qū)。

圖2 單層EPI結(jié)構(gòu)SGT MOSFET仿真結(jié)果

3 單層EPI結(jié)構(gòu)SGT MOSFET性能

3.1 外延層厚度

外延層厚度直接影響器件的擊穿電壓和比導(dǎo)通電阻,故選用合適的外延層厚度尤為重要。根據(jù)SGT MOSFET的工藝標(biāo)準(zhǔn)條件,使用Sentaurus TCAD軟件對(duì)器件的外延層厚度Tepi進(jìn)行上下拉偏仿真,仿真結(jié)果如表2所示。由表2可以看出,外延層厚度對(duì)閾值電壓的影響較小,對(duì)擊穿電壓和比導(dǎo)通電阻的影響較為明顯。

表2 單層SGT MOSFET外延層厚度拉偏仿真結(jié)果

圖3為單層EPI結(jié)構(gòu)SGT MOSFET擊穿電壓BVDSS和比導(dǎo)通電阻Ronsp隨外延層厚度的變化的仿真結(jié)果。圖4為單層EPI結(jié)構(gòu)SGT MOSFET品質(zhì)因數(shù)FOM隨外延層厚度變化的仿真結(jié)果。從圖3中可以看出,當(dāng)外延層厚度從3 μm增加到5 μm時(shí),擊穿電壓會(huì)迅速增大;當(dāng)外延層大于5 μm時(shí),擊穿電壓基本穩(wěn)定在一個(gè)恒定值附近。當(dāng)增加外延層厚度時(shí),會(huì)引起漂移區(qū)電阻的增加,比導(dǎo)通電阻也隨之增加,這種增加類似于線性增加。圖4表明,當(dāng)外延層厚度為5 μm時(shí),器件的品質(zhì)因數(shù)FOM達(dá)到最大,為783.2 MW·mm-2。

圖3 BVDSS、Ronsp隨外延層厚度的變化的仿真結(jié)果

圖4 FOM隨外延層厚度的變化結(jié)果

圖5為單層EPI結(jié)構(gòu)SGT MOSFET不同外延層厚度下的縱向電場(chǎng)分布的仿真結(jié)果。由圖中可以看出,當(dāng)外延層厚度較小時(shí),溝槽會(huì)深入到襯底區(qū)域,空間電荷區(qū)止于襯底附近,使得耗盡層變窄,擊穿電壓較小。當(dāng)外延層厚度小于5 μm且逐漸增大時(shí),由于襯底雜質(zhì)外擴(kuò)的原因,溝槽底部的雜質(zhì)濃度逐漸減小,在此處形成的空間電荷區(qū)與襯底之間的距離逐漸增大,耗盡層逐漸展寬,擊穿電壓增大。當(dāng)外延層厚度大于5 μm時(shí),外延層耗盡線固定于溝槽底部處,溝槽下方未耗盡的外延層電場(chǎng)強(qiáng)度為0,耗盡層會(huì)穩(wěn)定在一個(gè)位置附近,不隨外延層的厚度的增大而展寬,此時(shí),器件內(nèi)部的縱向電場(chǎng)也不會(huì)發(fā)生變化,器件的擊穿電壓也穩(wěn)定不變。

圖5 不同外延層厚度下的縱向電場(chǎng)分布仿真結(jié)果

3.2 外延層電阻率

對(duì)于中低壓SGT MOSFET而言,由于溝道電阻與N-漂移區(qū)電阻占總電阻的絕大部分,并且,隨著器件的擊穿電壓增大,漂移區(qū)電阻占比也隨之增大,因此,在滿足耐壓的情況下外延層電阻率的設(shè)計(jì)選擇尤為重要。使用Sentaurus TCAD工具對(duì)器件的外延層電阻率ρ進(jìn)行仿真,單層EPI結(jié)構(gòu)SGT MOSFET外延層電阻率拉偏的仿真結(jié)果如表3所示。從表中可以看出,外延層電阻率對(duì)閾值電壓的影響較小,對(duì)擊穿電壓和比導(dǎo)通電阻的影響較為明顯。

表3 外延層電阻率拉偏的仿真結(jié)果

圖6為單層EPI結(jié)構(gòu)SGT MOSFET擊穿電壓BVDSS和比導(dǎo)通電阻Ronsp隨外延層電阻率變化的仿真結(jié)果。從圖中可以看出,當(dāng)外延層電阻率在0.12 mΩ·cm～0.16 mΩ·cm范圍內(nèi)時(shí),擊穿電壓BVDSS隨電阻率的增加逐漸增大;當(dāng)外延層電阻率在0.1 6 mΩ·cm～0.22 mΩ·cm范圍內(nèi)時(shí),擊穿電壓隨著電阻率的增加而略微減小。比導(dǎo)通電阻隨著外延層電阻率的增加線性增加。

圖6 BVDSS、Ronsp隨外延層電阻率變化的仿真結(jié)果

圖7為單層EPI結(jié)構(gòu)SGT MOSFET品質(zhì)因數(shù)FOM隨外延層電阻率變化的仿真結(jié)果。由圖中可以看出,當(dāng)外延層電阻率為0.16 mΩ·cm時(shí),器件的品質(zhì)因數(shù)FOM達(dá)到最大為783.9 MW·mm-2。

圖7 FOM隨外延層電阻率變化的仿真結(jié)果

圖8為單層EPI結(jié)構(gòu)SGT MOSFET不同外延層電阻率下的縱向電場(chǎng)分布仿真結(jié)果。從圖中可以看出,在一定范圍內(nèi)增加外延層電阻率,會(huì)導(dǎo)致縱向電場(chǎng)在P體區(qū)和N-漂移區(qū)界面處強(qiáng)度逐漸減小,在溝槽底部處強(qiáng)度逐漸增大。當(dāng)外延層電阻率很小時(shí),外延層摻雜濃度很大,N-漂移區(qū)耗盡層寬度很窄,縱向電場(chǎng)強(qiáng)度較高,SGT MOSFET擊穿電壓相對(duì)較低。當(dāng)外延層的電阻率小于0.16 mΩ·cm時(shí),增大外延層的電阻率,降低外延層摻雜濃度,N-漂移區(qū)耗盡層會(huì)展寬,從而降低縱向電場(chǎng)強(qiáng)度,擊穿電壓逐漸增大。當(dāng)外延層電阻率增加到某一特定范圍值時(shí),屏蔽柵的補(bǔ)償作用處于一個(gè)欠補(bǔ)償與過(guò)補(bǔ)償?shù)膭?dòng)態(tài)平衡狀態(tài),表面電場(chǎng)峰值引起的電場(chǎng)面積減少變化量與溝槽底部耗盡層展寬的電場(chǎng)面積增加變化量之間達(dá)到平衡,此時(shí),擊穿電壓相對(duì)穩(wěn)定。若繼續(xù)增加外延層電阻率,則會(huì)引起漂移區(qū)電阻的增加,引起比導(dǎo)通電阻也隨之增加。這種增加類似于線性增加。

圖8 不同外延層電阻率下的縱向電場(chǎng)分布仿真結(jié)果

4 三層EPI結(jié)構(gòu)SGT MOSFET性能

為了優(yōu)化擊穿電壓和比導(dǎo)通電阻,將單層EPI結(jié)構(gòu)劃分為三層EPI結(jié)構(gòu),從上到下對(duì)應(yīng)為Top層、Middle層和Bottom層,其結(jié)構(gòu)示意圖如圖9所示。

圖9 三層EPI SGT MOSFET結(jié)構(gòu)示意圖

4.1 三層EPI厚度仿真

根據(jù)單層EPI結(jié)構(gòu)SGT MOSFET外延層厚度拉偏結(jié)果可知,在滿足60 V耐壓的條件下,外延層厚度應(yīng)選用5 μm最為合適。結(jié)合設(shè)計(jì)經(jīng)驗(yàn)和外延層電阻率拉偏結(jié)果可以得出每層EPI的電阻率,其中Top層電阻率為0.18 mΩ·cm,Middle層電阻率為0.1 mΩ·cm,Bottom層電阻率為0.16 mΩ·cm。固定Middle層厚度為1 μm,對(duì)Top層和Bottom層厚度進(jìn)行拉偏仿真。三層EPI結(jié)構(gòu)SGT MOSFET外延層厚度拉偏結(jié)果如表4所示。從表中可以看出,當(dāng)器件的Middle層EPI保持不變時(shí),隨著器件的Top層EPI厚度的增大或Bottom層EPI厚度的減小,器件的擊穿電壓先逐漸增大后逐漸減小。Top層EPI厚度為Middle層EPI的2倍時(shí),器件的擊穿電壓最大。

表4 三層EPI結(jié)構(gòu)SGT MOSFET外延層厚度拉偏結(jié)果

圖10為三層EPI結(jié)構(gòu)SGT MOSFET的品質(zhì)因數(shù)FOM隨Top層EPI厚度變化的仿真結(jié)果。從圖中可以看出,當(dāng)Top層EPI厚度為2 μm時(shí),對(duì)應(yīng)的Middle層與Bottom層EPI厚度分別為1 μm和2 μm,此時(shí),器件的品質(zhì)因數(shù)FOM達(dá)到最大,為1 098 MW·mm-2。

圖10 FOM隨TOP層EPI厚度變化的仿真結(jié)果

固定Top層電阻率為0.18 mΩ·cm,Middle層電阻率為0.1 mΩ·cm,Bottom層電阻率為0.16 mΩ·cm,Middle層厚度為1 μm,對(duì)Top層和Bottom層厚度進(jìn)行拉偏仿真,三層EPI不同厚度下的縱向電場(chǎng)分布仿真結(jié)果如圖11所示。從圖中可以看出,當(dāng)Top層EPI厚度增大,或Bottom層EPI厚度減小時(shí),P體區(qū)和N-漂移區(qū)界面處電場(chǎng)強(qiáng)度逐漸增大,溝槽底部處的電場(chǎng)強(qiáng)度逐漸減小。當(dāng)Top層EPI厚度為Middle層EPI的2倍時(shí),低電阻率的Middle層能夠明顯地提升漂移區(qū)中部的縱向電場(chǎng)。由于Middle層電阻率較小,此區(qū)域引入的橫向電場(chǎng)較大,電荷耦合作用增強(qiáng),在Middle層產(chǎn)生了一個(gè)新的縱向電場(chǎng)峰值,提高了器件的擊穿電壓。當(dāng)Top層EPI厚度較大或較小時(shí),Middle層所產(chǎn)生的峰值電場(chǎng)靠近表面電場(chǎng)或溝槽底部電場(chǎng),在縱向電場(chǎng)的分布圖中表現(xiàn)不明顯。

圖11 不同三層EPI厚度下的縱向電場(chǎng)分布仿真結(jié)果

4.2 三層EPI電阻率仿真

綜合上述實(shí)驗(yàn),可以得到在最佳的擊穿電壓和比導(dǎo)通電阻情況下的三層EPI的厚度,其中Top層為2 μm,Middle層為1 μm,Bottom層為2 μm。固定Middle層EPI電阻率為0.1 mΩ·cm,對(duì)Top層和Bottom層EPI電阻率分別做拉偏仿真,三層EPI結(jié)構(gòu)SGT MOSFET外延層電阻率拉偏結(jié)果如表5所示。從表中可以看出,當(dāng)Top層電阻率為0.18 mΩ·cm、Middle層電阻率為0.1 mΩ·cm和Bottom層電阻率為0.16 mΩ·cm時(shí),器件的擊穿電壓達(dá)到最大。當(dāng)Top層EPI電阻率為0.18 mΩ·cm時(shí),隨著Bottom層EPI電阻率的增大,擊穿電壓略微增大;當(dāng)Bottom層EPI電阻率為0.18 mΩ·cm時(shí),隨著Top層EPI電阻率的增大,擊穿電壓逐漸增大。

表5 三層EPI結(jié)構(gòu)外延層電阻率拉偏結(jié)果

圖12為三層EPI結(jié)構(gòu)SGT MOSFET的品質(zhì)因數(shù)FOM隨Top層或Bottom層EPI電阻率變化的仿真結(jié)果。從圖中可以看出,當(dāng)Top層EPI電阻率為0.18 mΩ·cm,Middle層EPI電阻率為0.1 mΩ·cm,Bottom層EPI電阻率為0.16 mΩ·cm時(shí),器件的品質(zhì)因數(shù)FOM達(dá)到最大為1 098 MW·mm-2。

圖12 FOM隨三層EPI電阻率變化的仿真結(jié)果

固定Top層為2 μm,Middle層為1 μm,Bottom層為2 μm,Middle層EPI電阻率為0.1 mΩ·cm,對(duì)Top層和Bottom層EPI電阻率進(jìn)行仿真,不同三層EPI電阻率下的縱向電場(chǎng)分布仿真結(jié)果如圖13所示。

圖13 不同三層EPI電阻率下的縱向電場(chǎng)分布仿真結(jié)果

從圖13(a)中可以看出,當(dāng)Top層的電阻率為0.18 mΩ·cm時(shí),隨著Bottom層的電阻率增大,橫向電場(chǎng)作用增強(qiáng),此時(shí)屏蔽柵補(bǔ)償效果相對(duì)增強(qiáng);另外,溝槽底部表面電場(chǎng)變大,耗盡層略微展寬,溝槽底部的縱向電場(chǎng)峰值逐漸增大,擊穿電壓略微增大。從圖13(b)中可以看出,當(dāng)Bottom層的電阻率為0.18 mΩ·cm時(shí),隨著Top層的電阻率減小,器件表面的縱向電場(chǎng)峰值逐漸增大,溝槽底部縱向電場(chǎng)峰值迅速減小。主要因?yàn)門op層的雜質(zhì)濃度增加,耗盡層寬度會(huì)變窄,漂移區(qū)不會(huì)夾斷,屏蔽柵補(bǔ)償效果相對(duì)減弱,引入的橫向電場(chǎng)作用減弱或消失,器件可能會(huì)在P體區(qū)發(fā)生提前擊穿。

4.3 三層與單層EPI結(jié)構(gòu)的耐壓特性

圖14為三層與單層EPI結(jié)構(gòu)SGT MOSFET的縱向電場(chǎng)分布仿真結(jié)果。由圖中可以得出,相比單層EPI結(jié)構(gòu)SGT MOSFET,三層EPI結(jié)構(gòu)SGT MOSFET在N-漂移區(qū)的縱向電場(chǎng)強(qiáng)度明顯提高,N-漂移區(qū)因?yàn)镸iddle層為重?fù)诫s層,屏蔽柵電荷耦合產(chǎn)生橫向電場(chǎng)較高,導(dǎo)致縱向電場(chǎng)由啞鈴狀趨向矩形,使擊穿電壓提高9.5%;在Bottom層適度摻雜較容易形成載流子的堆積層,比導(dǎo)通電阻降低15.6%。

圖14 單層與三層EPI結(jié)構(gòu)的縱向電場(chǎng)分布仿真結(jié)果

5 結(jié)語(yǔ)

提出了一種三層EPI結(jié)構(gòu)SGT MOSFET的設(shè)計(jì)方案?；趩螌覧PI結(jié)構(gòu),拉偏仿真60 V N溝道SGT MOSFET。將單層EPI結(jié)構(gòu)分為Top層、Middle層和Bottom層,分別采用高、低和中的電阻率,即相對(duì)雜質(zhì)濃度為輕摻雜、重?fù)诫s和適度摻雜。仿真結(jié)果表明,在所設(shè)計(jì)的三層EPI結(jié)構(gòu)SGT MOSFET中,Top層的EPI擁有較大的電阻率來(lái)維持擊穿電壓,Middle層的EPI選用較小的電阻率來(lái)調(diào)制縱向電場(chǎng),Bottom層的EPI選用合適的電阻率,在保證其耐壓的情況下,降低比導(dǎo)通電阻。除此之外,設(shè)計(jì)的三層EPI結(jié)構(gòu)SGT MOSFET擁有更大的靈活性來(lái)調(diào)整外延層電阻率和外延層厚度,在保證耐壓足夠的情況下,可以進(jìn)一步降低比導(dǎo)通電阻。